硅芯片和VLSI

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第7章硅芯片和VLSI

V L S I是超大规模集成（Very Large Scale Integration）的缩写。V L S I工程领域为解决工程

师在设计制造集成电路时遇到的各种各样的问题服务。集成电路体积虽小，但却蕴涵着巨大

的计算能力。本章将讨论如何在微小的硅片上制造数字电路，还将学习现代电子学的基础理

论。

7.1 VLSI工程

V L S I工程与硅片上集成的电路和系统有关。一位称职的V L S I工程师要掌握硅器件、

C M O S电路、逻辑设计和体系结构等领域的知识，并且通常还要是其中一个或多个领域内的

专家。为此，有必要介绍一下逻辑设计和C M O S电路。本章将研究数字系统的最底层，即研

究产生电流的电子。

微电子学（m i c r o e l e c t r o n i c s）领域近几年来得到了迅猛的发展。概括地说，它的发展目

标就是减小电子器件和电路面积，为在微小的芯片上建立大型信息系统提供技术支持。V L S I

工程师利用这种技术设计实现了功能强大的硅系统（ systems on silicon）。或许目前具有空前

计算能力的微处理器就是一个最显而易见的例子。

一块典型的V L S I电路可能会包含数百万个晶体管。显然，这么复杂的系统不可能用铅笔

和纸设计出来。幸运地是，许多软件可以帮助工程师设计、调试、模拟和测试集成电路。在

芯片设计的行话里，辅助设计的程序被称为工具（ t o o l s），而一个集成在一起的工具集合被称

为工具集（tool set）。先进的工具集都是由包括很多链结模块的复杂程序组成的，其中每个模

块分别完成一个特殊的任务，比如逻辑测试或V H D L模拟。大多数商用工具集运行在功能强

大的工作站上。通常，这些工作站是基于U N I X操作系统的，配有5 1 2 M B以上的内存、大容量

硬盘，并配置一个功能强大的网络和一些服务器为之服务。随着桌面P C机性能的不断提高，

这些优秀的工具将可以运行在更为普通的硬件上。

为了了解V L S I工程师这一角色，第一步必须了解集成电路的基础——电子。本章将首先

研究电子的特性，接着介绍硅材料的电气特性，最后讨论M O S F E T（金属氧化物半导体场效

应管）。在讨论逻辑门设计时将涉及到电路集成的内容。

7.1.1 计算机芯片内部

现代计算机硬件的建立基础是：有能力大规模生产作为电子逻辑网络的微小硅片。绝大

多数媒体把硅片称为：计算机芯片（computer chip）。然而在工程领域，由于硅片内部包含了

许多被集成到一块等价电路中的子电路，所以它们通常被称为集成电路（integrated circuits）。

那么，究竟什么是集成电路呢？这个问题有些复杂，必须对照前面的内容才能解答。事

实上，集成电路是一个逻辑网络的物理实现。换言之，可以认为一块芯片是由许多连接起来

执行各种逻辑功能的电子逻辑门组成的。

图7 – 1是计算机主板上的一块集成电路。像第5章讨论的那样，在芯片外部只能看到外部

封装，包括芯片背面和用来与外部电路相连的引脚，如图7 – 1所示。实际上，提供电子开关功

能的硅芯片隐藏在封装的里面，被称为基片（ d i e）。

图7-1 硅集成电路

如果从不同视角去研究数字系统，那么可以更透彻地理解数字集成电路的概念。比如：

芯片蕴涵的最基本物理观点是晶体管开关和电压共同作用产生了逻辑功能。而如果了解到逻

辑电压可以控制硅片上电流这一特性，就能够进一步理解开关（场效应管）的工作原理。

7.1.2 硅元素简介

首先，从物理的角度来观察一块芯片。器件是应用先进的物理和化学技术在极薄的硅晶片

上制造出来的。一块集成电路由几层材料构成，比如硅、玻璃和金属。这些材料具有不同的电

气特性。例如，像铝这样的金属是导体（c o n d u c t o r），它的导电性能最好。而玻璃不导电，是

绝缘体（i n s u l a t o r）。硅是一种特殊的材料，是半导体（ s e m i c o n d u c t o r）。半导体是从“部分的

导体”这个短语演化而来的。因为它的导电性能介于导体和绝缘体之间，所以称之为半导体。

在物质内部，电荷移动形成电流。在纯净的硅晶体中（也叫本征硅），只有少量的电子可

以形成电流。如图7 – 2所示，在低温下，大多数电子被束缚在原子核周围的轨道上，不能在晶

体中移动形成电流。极少数电子可以像图中所示那样从热运动中获得热量而脱离原子核和电

子的联结。由于一个电子带-q电量的电荷，因此它能为样本里的电流贡献一定的电荷。在摆

脱束缚之后，电子留下一个空的联结，这个空的联结就像一个带正电荷的微粒。它被称为空

穴（h o l e）。因为空穴与电子的电气特性相反，所以它带+q电量的电荷。因为样本中电流的大

小与电子和空穴的数量密切相关，所以计算出电子数和空穴数是非常有必要的。假设n为每立

方厘米样本中自由电子的数量， p为每立方厘米中空穴的数量。既然自由电子和空穴是同时产

生的，那么必然可以得到

164 数字系统设计基础教程

q = 1 . 6 0 2×1 0-1 9库仑是基本电荷单位

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n = p （7 – 1）

由此可知，两种类型的电荷在数量上是平衡的。

图7-2 硅晶体中的电子和空穴

如果把样本温度提高到2 7°C左右（在热物理里，称之为室温），那么可以发现更多的电

子被释放出来，如图7 – 2 b所示。尽管如此，样本里的电流仍然很弱，公式n=p仍然成立。为了

增大样本里的电流，可以向纯净的硅晶体中掺入少量其他原子。掺入的少量原子被称为掺杂

剂，而加入原子的过程被称为注入。

有两种类型的掺杂剂可以注入硅晶体。如果掺入砷（ A s）或磷（P），那么晶体中就会出

现大量的带负电的电子，并且下面的公式成立

n > p （7 – 2）

晶体中的电子数量增大，所以被称做n型半导体（ n-type semiconductor），如图7 – 3 a所示。如

果掺入硼（B）原子，那么晶体中就会出现大量的空穴，晶体就成为p型半导体。可以用下面

的公式描述

p > n （7 – 3）

如图7 – 3 b所示。在硅晶体上形成n型和p型半导体区域这一成果为集成微电子学奠定了基础。

图7-3 注入杂质的硅晶体中的电荷分布

一些量化指标

硅晶体的导电性能与样本里的自由带电载流子数量n和p密切相关。自由电荷数越大，样

本的导电性就越好。

分析器件时，可以用只包含硅原子的本征样本作为参照。经测试，每立方厘米的硅晶体

包含的原子数是

Ns i = 5×1 02 2c m-3 （7 – 4）

c m-3是个简化的单位，意思是“每立方厘米”。单位体积内的自由电子数n和自由空穴数p

取决于材料的温度。在室温T = 2 7°， C = 3 0 0 K的条件下，本征载流子密度（ intrinsic carrier

第7章硅芯片和VLSI 165

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a) 低温b )室温

硅晶体

电子-q

空穴，+q

在初次阅读时，本节可以忽略而不会影响阅读的连贯性。

a) n型硅b) p型硅

d e n s i t y）ni为

ni = 1 . 5×1 01 0c m- 3 （7 – 5）

由于释放一个自由电子必将自动产生一个自由空穴，因此在本征样本中有

n= p =ni （7 – 6）

这就是m a s s – a c t i o n定律，也可以用下式表示

np = ni

2 （7 – 7）

需要注意的是：在晶体里只有少量自由电子能够形成电流。这就是硅被划分为半导体的

原因，样本中的电量相对较少，只能产生微弱的电流。

为了生成n型硅材料，把磷或砷原子作为杂质掺入硅样本中。这些掺杂物为样本提供额外

的自由电子，所以称其为施主原子。每立方厘米里施主原子数用Nd表示。一般情况下， Nd的

范围是1 01 5到1 02 0c m- 3，Nd的大小随需求的不同而变化。

施主原子可以放置在硅原子占据的位置上，这样就会释放一个自由电子。因此，可以大

约估计出在n型样本里每立方厘米的空间里电子数量nn为：

nn » Nd （7 – 8）

下标n表示样本为n型材料。n型材料里。每立方厘米空间里的空穴数pn为

（7 – 9）

上式可以根据m a s s – a c t i o n定律和nn等式得出。

p型半导体可以用同种方式计算，掺杂原子能产生空穴以接受电子。所以p型杂质被称为受主。

假设Na表示每立方厘米空间内受主原子的数量。pp为p型样本内每立方厘米里空穴的数量，可得

（7 – 1 0）

同样，根据m a s s – a c t i o n定律，p型材料的电子密度np可用下式计算

（7 – 11）

例7 – 1

假设有一n型硅材料，掺入的磷原子密度为Nd= 1 01 9c m- 3，自由电子密度为：

nn»Nd = 10 1 9c m- 3 （7 – 1 2）

而带正电的自由空穴密度为

（7 – 1 3）

显然nn> >pn，所以称其为n型材料。

7.1.3 p n结

如果n型硅材料与p型硅材料相接，那么它们相连的地方就形成了一个特殊的区域，这个

区域被称为p n结（pn junction）。如图7 – 4 a所示，这种结形成一种被称为二极管（d i o d e）的电

166 数字系统设计基础教程

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子器件。二极管有两极，一端叫正极（a n o d e，p型材料一边），另一端叫负极（c a t h o d e，n型

材料一边）。图7 – 4 b是二极管的电路符号。二极管有一种电气特性：整流（r e c t i f i c a t i o n）。简

单地说，整流就是只允许电流沿一个方向流过。二极管的符号反应了这一特性，图中表示电

流只能从正极流向负极。因此如果希望电流通过二极管，必须在p型的正极处加正电压，而在

n型的负极加负电压。如果二极管两端加反向电压，即正极加上了负电压，而负极加正电压，

那么二极管将形成开路，阻碍电流流过。

图7-4 pn结二极管

p n结的电流特性可以通过图7 – 5中的电流—电压（I—V）曲线总结出来。如果正电压加

到p端且负电压加到n端，电压V是正（p o s i t i v e）的。

这时二极管上加了正向偏压（forward bias），有电

流通过器件。反向偏压（reverse bias）的定义与之

相反，这时电压V< 0，是负的。也就是说，电压极

性反了，负电压加到p端，而正电压加到了n端。这

时，尽管有少量电流泄露，但大部分电流都被器件

隔断。

7.1.4 硅器件

二极管由p型、n型两种截然不同的材料叠加而成，它是一种电子器件。在C M O S电路里，

有些二极管是制造芯片时寄生在硅片上的，在电路中并不利用它们完成逻辑功能。然而，设

计人员经常用M O S F E T作为开关器件。M O S F E T可以通过下面步骤形成：首先在硅材料上形

成一个电容，然后再利用反向p n结强制电流流过硅材料的一个特殊区域。

在形成电容之前，应该首先了解一下电容的基本结构（图7 – 6 a），然后再设计一个具有同

样特性的硅结构。我们知道，电容有两块导电的极板，它们被一绝缘层隔开。对图7 – 6 a的器

件来说，电容值为：

图7-6 集成MOS电容

第7章硅芯片和VLSI 167

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a) pn结b) 电路符号

正极

正极

负极

负极

图7-5 pn结二极管的电流——电压特性

上极板

面积=A

下极板

面积为A的上极板

玻璃

p型硅

（下极板）

金属

a) 基本结构b) 实际电容

反向偏压正向偏压

电流

二极管阻碍

（7 – 1 4）

其中A为极板面积。M O S F E T电容的下极板为一块p型硅区域，极板上面形成了一个绝缘的玻

璃层。玻璃的化学成分是二氧化硅（ SiO2），也叫石英玻璃，通常被称为氧化层。上极板是这

样形成的：先在玻璃上面淀积一层金属（或其他导电材料），然后刻蚀掉多余的金属，使极板

面积为A。图7 – 6 b给出了电容的硅结构，它构成了硅材料上M O S F E T的基础。

集成电容由三层材料（p型硅、玻璃和金属）组成，而且必须刻蚀金属以获得所需的结构。

综上所述，可以得出集成电路的简单定义。集成电路是由一组材料经过工艺套刻形成的。当

然，集成电路要比听起来的更为复杂。现代集成电路的基础是：有能力在器件形成各层材料

并且在每层得到所需的图形。以这种方式产生的像M O S F E T这样的器件被定义为三维结构。

在讨论M O S F E T之前，有必要研究一下如何在特定材料层上获得设计所需的图形。

7.2 掩膜和工艺套刻

硅集成电路被制造在较大的硅圆片上，如图7 – 7 a所示。一般情况下，图片的周长大概有8到

1 0英寸。许多单独的电路，同时被制造到圆片上。图7 – 7 b中的每个小方块都是一块集成电路。

图7-7 硅圆片

每块集成电路都由不同层次的材料组成的，而且每一层的图形和电气特性也各不相同。在

每一层上形成不同图形的过程叫光刻（opticl lithography）。光刻与照像和冲洗底片的过程类似，

但是它的精度很高，能够产生宽度小于0 . 5微米（m i c r o m e t e r，mm）的图形。在日常用语中，

m i c r o m e t e r经常被简化为m i c r o n。具备产生如此微小电路的能力使我们可以制造V L S I级电路。

下面通过一个例子来介绍光刻的基本步骤。假设需要在硅表面的两块电路间连上一条金

属线。在连线之前，硅片表面已经进行了氧化，形成了一层玻璃（ SiO2），如图7 – 8 a所示。首

先在圆片表面上淀积一层金属，结果就形成图7 – 8 b那样的结构。为了产生设计所需的连线，

要在金属表面涂一薄层光刻胶。光刻胶是一种光敏组织聚合物（即塑料），它的性质与胶卷类

似，光能改变它的化学特性。图7 – 8 c是涂了光刻胶的圆片。

下一步是曝光（e x p o s u r e），这时将掩膜图形传到圆片表面，图形是通过绘图程序绘制的，

它被传到一种特殊的版上，这种版被称为掩膜版。掩膜版是一种玻璃版，它加了一个反射金

属层（比如铬），金属层的图形与工具设计出来的是完全一致的。掩膜版比实际硅图形尺寸稍

大一些，这样能减小光刻误差。

168 数字系统设计基础教程

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抛光的表面

硅圆片

单片集成电路

a) 使用前的圆片b) 使用后的圆片

1微米等于1 0-6米。

图7-8 光刻前的准备工作

图形形成过程如图7 – 9所示。紫外光从掩膜版的后面照过。掩膜版的阴影通过一个光学成

像系统聚焦在光刻胶的表面。这将导致一些区域被暴露在紫外光下，而另外的区域被遮住。

曝光之后的处理过程就与冲洗照像底片一样了。冲洗之后，被遮住的光刻胶保持原样，而其

他区域则被冲掉。光刻胶的顶视图与掩膜版图案是一致的，如图7 – 1 0 a所示。

图7-9 光刻胶曝光过程

第7章硅芯片和VLSI 169

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硅氧化物层

硅圆片

a) 开始时的圆片

金属

硅圆片

b) 淀积金属

光刻胶

硅圆片

c) 涂光刻胶

掩膜版

铬

等外线

光学投射系统

掩膜版阴影

聚焦在光刻

胶表面

形成图形之后，圆片将进行刻蚀处理。处理时，将带有化学药品的惰性气体吹向圆片，

化学药品与金属发生反应并将金属去掉。光刻胶保护区域里的金属不会被刻蚀掉，保留的图

案与光刻胶的完全一致。圆片表面的情形显示在7 – 1 0 b。最后的一个步骤是清除光刻胶，然后

就可以得到所需的金属层了，如图7 – 1 0 c所示。这样就把计算机程序绘制的图形转到了硅片上

的金属层。光刻工序将在圆片上的每一层进行。

图7-10 材料层的刻蚀

物理版图的重要性

下面讨论的目的是强调关于V L S I电路的两个主要概念。第一个是从光刻能产生可测尺寸

的图形这一事实里总结出来的。

• 集成电路上的每个物理结构都占用有限（非0）的面积。

换句话说，可以这样陈述：“两个晶体管比一个晶体管占用更多的面积”，或“一条金属

线在芯片上占用了面积”。这说明电子网络规模越大，芯片占用的面积就越大。

• 集成电路上相邻的材料图形之间必须保持一个特定的最小间距以将它们分开。

这是从以下事实中总结出来的：由于各种物理效应的影响，光刻工艺不能可靠地分开两

个间隔太近的图形。例如，光刻掩膜版的阴影不能正确地反映图形的界限，导致从光到

影转变时发生了一些改变。而产生的误差不能消除，必将影响芯片的正常功能。

从图形如何精确地光刻到芯片表面这一问题的考虑中，可以确定一些对几何图形的描述，

它们被称为设计规则（design rule）。设计规则能告诉工程师光刻和生产的限制，因为规

170 数字系统设计基础教程

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保留下来的光刻胶

硅圆片

硅圆片

硅圆片

a) 冲洗之后

b) 刻蚀之后

c) 最后的图形

则列出了集成电路中与每层相关的各种尺寸的最小值。例如，图7 – 11列出了金属层的设

计规则。在这一层有两个重要的规则：

• 金属线宽度w。

• 相邻金属线间间距d。

图7-11 设计规则示例

设计规则确定了流水线上能达到的w和d的最小值。如果违背了设计规则，那么很有可能

得不到期望的电路。大多数高密度集成电路在流片前都要对照每条规则仔细检查。

版图设计是V L S I的一个重要部分。读者将会发现，无论是芯片的逻辑特性，还是系统特

性都与硅集成电路的版图设计和制造生产密切相关。

7.3 MOSFET

第6章讨论了用于构成C M O S逻辑门的M O S F E T的开关特性。在本节里，将介绍构成实际

电子网络的开关器件的物理构造和生产制造流程。

图7-12 集成MOSFET

M O S F E T呈现三维结构，因此我们要从剖面图和俯视图两个视角来研究。图7 – 1 2首先给

出了剖面图，它能帮助读者了解器件的电气特性。图7 – 1 2 a是n F E T的符号图，图7 – 1 2 b给出了

晶体管的物理实现。剖面图显示了芯片横截面的情况。

晶体管在p型硅圆片（称为衬底， s u b s t r a t e）表面上形成。衬底可以保证机械强度，它大

约只有几微米厚。栅是用多晶硅构成的，它的化学成分也是硅，但不是单晶体而是许多小晶

体，通常称其为多晶硅（ p o l y s i l i c o n），简称p o l y。晶体管的左、右两个节点（源端和漏端）

由n型硅材料形成，并且它们上面还加了一层金属以提供电气连接。

图中也显示了石英玻璃的存在，它的化学名称是二氧化硅（ S i O2）。通过下面的化学反应

可以很容易的在硅上生成S i O2，S i O2是很好的绝缘体。

S i + O2→S i O2

第7章硅芯片和VLSI 171

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金属

金属

栅

栅

石英玻璃

n型n型

氧气物

p型硅

金属

a) 符号图b) 截面图

通常情况下，称其为氧化物（ o x i d e）。氧化物的最大的用处是从电气上将多晶栅和p型硅隔离

开（绝缘）。换句话说，它可以使晶体管的衬底和栅之间不能产生电流流动的通道。这样，

M O S电容（c a p a c i t o r，一种电子器件）就能控制通过晶体管的电流。缩写M O S代表金属-氧化

物-半导体（M e t a l – O x i d e – S e m i c o n d u c t o r）。由于以前的工艺里采用铝金属作为栅，所以尽管现

在已经不再使用金属做栅材料了，但术语中的“ M”一直沿用至今。

图7 – 1 3 a是一个关闭的M O S电容。如图所示，氧化物作为导电的多晶硅和p型半导体的绝

缘层。与其他电容一样，半导体上的电流由栅上的电压控制，这种结构的与众不同之处是：

半导体是p型材料，它富含带正电的空穴。如图7 – 1 3 b所示，如果在栅上加正电压VG，那么在

氧化绝缘层下面就能产生一个带负电的电子层。这就为产生M O S F E T创造了必要的条件。

图7-13 MOS电容工作情况示意图

7.3.1 MOSFET开关

通过研究晶体管中央的M O S栅电容的行为能理解M O S F E T的操作特性。图7 – 1 4是放大后

重新绘制的晶体管的横截面。从图中可以看出，栅作为电容的上极板，而p型衬底作为下极板，

两个极板间的氧化物使它们间的电流截止。n型源漏区像图中显示的那样带有很多电子。当需

要在源、漏间产生电流时，必须在它们之间建立一个导电通道。我们可以这样为M O S F E T建

模：定义其为一个电压控制开关，通过栅源电压VG S确定流过器件的电流的大小。

如图7 – 1 4 a所示，如果栅源电压过小则不能使晶体管导通，小于0 . 5伏的VG S将不足以改变

半导体内的电荷分布情况。p型区域阻止了两个n型区域间的电子运动，使它们之间没有电流

产生。这种情况下，晶体管处于截止状态（cut off）下，源、漏两端就像一个打开的开关。如

果增大VG S，那么栅和衬底间的电场将吸引电子在氧化物下面形成一个带负电的电子层。这个

电子层叫沟道（ c h a n n e l），因为它为两个相邻的n型硅区域提供了一个导电的通道。这时电流

可以流过器件，晶体管处于导通状态（ active operation）。在电子学术语中，导通就意味着两

端之间电气接触良好。第6章讨论M O S F E T开关模型时介绍的是一个关闭的开关。

图7 – 1 5 b给出了n F E T的俯视图，它显示了每层的图形和布局，通常称其为物理版图

（l a y o u t）。图中分为三层：栅（多晶硅），n型扩散区和金属连接。金属和n型硅的电气接触用一

个带“X”的方框表示，它代表硅氧化物上的接触孔（ contact cut）。实际上，接触孔是氧化物

上的一个洞，里面注入了连接材料。注意，氧化物在版图上无处不在，只是没有直接画出来。

172 数字系统设计基础教程

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多晶栅多晶栅

电子层

二氧化硅

绝缘层

大

a) 基本MOS结构b) 电子层

图7-14 MOSFET工作示意图

晶体管有两个非常重要的参数。L是电流从n型扩散区源端流到漏端经过的距离。因为导

电通道看起来像一个电流沟道，所以L被称为M O S F E T的沟道长度（channel length）。通常L是

栅所允许的最小尺寸。现代C M O S工艺里，L小于0 . 3 5微米。另一个参数是W，它是晶体管的

沟道宽度（ channel width）。流过晶体管的电流大小由器件的宽长比（ aspect ratio，W/L）确

定。电流大小和开关时间都取决于（ W/L）的值。式7 – 1 5是计算流过n F E T的最大电流的公式。

（7 – 1 5）

其中k ’ n 是关于器件的常量，VT n是n F E T的开启电压（threshold voltage）。实际上，VT n就是刚好

有电源流过晶体管时的VG S。注意，有时n F E T的宽长比会加上下标n，写成(W/L)n，与p F E T的

宽长比区分开。

图7-15 n沟道MOSFET的俯视图（版图）

如果一个n M O S F E T的沟道宽度Wn比较小，那么电流将被限制在一个很小的区域里，晶体

管中只有微弱的电流流过。因此， (W/L)n的值越小电流就越小；反之， (W/L)n的值越大，则晶

体管流过的电流越大。根据电流大小与宽长比的关系，重新为电流建模，可得下式

（7 – 1 6）

这里In1为

（7 – 1 7）

第7章硅芯片和VLSI 173

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小

栅[M]

电子电子

+栅

大

p型

a) 截止状态(打开的开关) b) 导通状态(闭合的开关)

电子层形成

沟道

栅

金属

栅

金属

a) 符号图b) 俯视图

它是(W/L)n= 1时，流过晶体管的电流。正如我们看到的那样，快速的逻辑门需要更大宽长

比的晶体管，因为它可以提供更大的电流。注意，晶体管的面积与Wn是成正比的。根据上面

的讨论，可以得出：

• 快速开关电路需要更大的晶体管，这样必将占用更多的面积。

由此引出了一对矛盾：电路面积与速度。在它们之间只能尽量寻找一个较好的折衷方案。

这一点对设计人员来说是非常重要的，因为

• 高集成度需要小晶体管。

换言之，不可能在不损失速度的前提下获得高密度电路。

这个问题可以通过图7 – 1 6的2个F E T得到验证。图7 – 1 6 a中晶体管的宽长比较小，（W/L）

= 2；而图7 – 1 6 b是一个（W/L）= 6的晶体管。显然，在给定的区域里可以放置更多的小晶体管。

然而，大晶体管中的电流是小晶体管中的3倍。

图7-16 不同宽长比的MOSFET版图

例7 – 2

假设一个C M O S工艺中，k ’n = 1 0 0×1 0- 6 A / V2，VD D= 5 v，VT n= 0 . 7 v，首先计算

（7 – 1 8）

= 0.9245mA

这里1 m A等于千分之一安培。In1是(W/L)n= 1的M O S F E T中流过的最大电流。对于(W/L)n= 4的

n F E T，最大电流是：

In = 4(0.9245) = 3.698mA （7 – 1 9）

而(W/L)n= 1 2的晶体管能支持的最大电流是：

In = 12(0.9245) = 11 . 0 9 4 m A （7 – 2 0）

由于逻辑信号是依靠电流传送的，因此快速开关需要更大的晶体管。

R C模型

M O S F E T是相对比较复杂的器件，它的电流I与电压V的关系是非线性的。但是在数字

V L S I网络里，可以利用电阻、电容和开关建立一系列近似的简单电路模型，使其能够反映

M O S F E T的行为。

首先考虑M O S F E T的栅极。因为它是M O S电容的上极板（电路符号也暗示了这一点），所

以可以为栅极输入建立一个栅电容CG n模型，如图7 – 1 7所示。电容大小与栅极面积成正比的，

由此可得

174 数字系统设计基础教程

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电流电流

a) 小(W/L) b) 大(W/L)

CG n = Co xWnL （7 – 2 1）

图7-17 MOSFET的栅电容

其中，Co x是单位面积的氧化层电容，它的值与氧化层厚度有关，在这一级的分析中，它是已

知的。

例7 – 3

假设一个C M O S工艺的Co x≈1 . 8×1 0- 7F / c m2。计算一个n F E T的栅电容，它的Wn= 1 4mm，

L= 1mm。首先换算单位

1mm = 10- 6m = 10- 4c m （7 – 2 2）

根据公式计算

CG n = (1.8 ×1 0- 7) ( 1 4×1 0- 4) ( 1×1 0- 4) （7 – 2 3）

= 25.2fF

其中1 f F等于1 0- 1 5F。

接下来，为源、漏极间的电流建模。图7 – 1 8 a中的晶体管结构引入了不希望有的（或者说

是寄生的， p a r a s i t i c）电阻和电容，在计算时不能将其忽略。因为任何电流通路上都有电阻，

所以定义n F E T电阻Rn表示晶体管内部电阻。因为流过器件的最大电流与宽长比(W/L)n成正比，

所以可以利用下面的公式计算Rn的值：

（7 – 2 4）

其中rn是(W/L)n= 1的n F E T的电阻。从式7 – 2 4中可以看出，当宽长比(W/L)n增大时，电阻将变小，

这正是我们所期望的。图7 – 1 8 c中画出了电压控制开关方向上的n F E T电阻。CS、CD两个电容表

示两极的寄生电容。它们是由M O S结构和衬底形成的p n结构成的。一般情况下，电容的值可

用下式计算：

图7-18 MOSFET的电气模型

Cn = cn

（7 – 2 5）

第7章硅芯片和VLSI 175

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栅

电容

a) 符号图b) 栅电容

a) 版图b) 符号图c) 开关模型

其中cn是一个物理常量。注意，电容随宽长比的增大而增大，它与电阻恰恰相反。特别地，对

于R C有下式成立：

（7 – 2 6）

上式表明所有n F E T的R C之积都是一个常量。

需要再次强调的是：那些M O S F E T结构中固有的，而不是预先设计的电阻、电容被定义

为寄生参数。正如我们看到的那样，它们将影响集成电路的开关速度。

例7 – 4

假设(W/L)n= 1的M O S F E T的工艺参数为rn= 2 3 2 5W，cn= 2 . 0 f F。那么宽长比(W/L)n= 1 4的M O S F E T

的寄生电阻、电容分别是：

（7 – 2 7）

直接应用公式就就能计算出来。

7.3.2 pFET

除了极性相反， p F E T与n F E T完全一样。也就是说， p F E T在p型扩散区（而不是n型）上

形成，栅极加的控制电压的极性与n F E T也是相反的。稍微复杂一点的是， p F E T器件必须在n

阱（n – w e l l）里形成。因此为了形成p F E T，必须在p型衬底上形成一块n型扩散区。这样也增

加了版图的复杂度。图7 – 1 9是一个p F E T的版图。与n F E T一样，沟道宽度W，沟道长度L以及

宽长比(W/L)p是p F E T的重要的参数。

流过p F E T的最大电流是：

（7 – 2 8）

图7-19 p沟道MOSFET（pFET）的版图

其中k ’ p是p沟道晶体管的常量， VT p是p F E T的开启电压。注意， p F E T电流与宽长比

(W/L)p也成正比。因此，可以把电流公式写成

176 数字系统设计基础教程

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尽管这只是一个大概的估算，但即使对器件进行更为严格的分析，这个结论也是相当准确的。

通常，p F E T的阈值电压被认为是一个负数，但在计算公式里，最重要的是电压的值。

栅

金属

栅

金属

n阱

a) 符号图b) 俯视图

（7 – 2 9）

Ip1为

（7 – 3 0）

它是宽长比(W/L)p= 1的p F E T上允许流过的最大电流。

n F E T和p F E T的主要区别是：

• pFET 通过带正电的空穴导电。

• pFET 的电压、电流极性与n F E T的相反。

这些就是p F E T与n F E T的开关特性截然相反的原因。另一个不同之处是：

• k’ p的值小于k’n的值，这是电子和空穴在硅材料中运动的差异性造成的。

通常情况下， k’n≈（2 . 5）k’ p，这意味着相同条件下p F E T中流过的电流要比n F E T的小一

些。在对速度要求非常严格的高级C M O S电路设计中，这个问题一定要认真对待。

例7 – 5

假设某个C M O S工艺中，k’p= 4 0×1 0- 6 A / V 2，VD D= 5 v，|VT p| = 0 . 8 v，(W/L)p= 1的p F E T的最大电流

为：

（7 – 3 1）

= 0.3528mA

对于一个宽长比为1 2的p F E T来说，允许通过的最大电流为

（7 – 3 2）

与例7 – 2对比可知， n F E T的最大电流大约是相同尺寸的p F E T的2 . 5倍。

根据n F E T模型，也可以为p F E T建立同样的R C模型，如图7 – 2 0所示。栅电容CG p公式为

（7 – 3 3）

显然，除了W p和L外，式7 – 3 3与n F E T的电容公式是一样的。

图7-20 pFET的电气模型

例7 – 6

通常n F E T和p F E T的Co x的值是一样的。假设一个p F E T的Co x≈1 . 8×1 0- 7 F / c m2，Wp= 1 4mm，

L= 1mm，那么CG p为

（7 – 3 4）

第7章硅芯片和VLSI 177

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a) 版图b) 栅输入电容c) 开关模型

它与相同宽长比的n F E T的电容一样大。

p F E T的电阻计算公式为

（7 – 3 5）

其中rp是(W / L)p = 1的p F E T的电阻。需要注意的是， p F E T上流过的电流比相同宽长比的n F E T的

要小，所以rp > rn。源、漏电容的计算公式为

（7 – 3 6）

其中， cp是分析半导体结构后得出的一个常量。以上这些公式清楚地表明了n F E T与p F E T的相

似性。

例7 – 7

假设一个(W/L)p= 1的p F E T的工艺参数是rp= 5 8 0 0W，cp= 2 . 8 f F，即使在同一芯片， n F E T和p F E T

的工艺参数也是不同的，因为两种类型的晶体管的注入浓度是不同的。利用提供的工艺参数，

计算(W/L)p= 1 4的p F E T的寄生参数

（7 – 3 7）

与n F E T类似，p F E T的R C之积也是一个常量，即

（7 – 3 8）

7.3.3 MOSFET设计规则

为在集成电路上形成M O S F E T，必须设计出各层版图。M O S F E T的最重要参数是沟道宽

度W和沟道长度L。W可以通过n+（或p+）扩散区的宽度得到，沟道长度由多晶硅栅的宽度确

定。确定这些参数并不足以构造一个简单的F E T，因为还必须提供额外的连线以及连接金属

和n+或p+扩散区的接触孔。生产工艺通过设计规则限制晶体管的最小尺寸。因此在设计之前，

应该仔细揣摩设计规则。

图7-21 设计规则示例

基本的设计规则里定义了各层的最小宽度和最小间距。图7 – 2 1中是关于多晶硅和金属版

178 数字系统设计基础教程

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多晶硅

金属金属

图的示例。示例中应用的规则是有代表性的，在一些工艺中还在应用。但是需要强调的是：

真正设计规则必须根据生产线的实际情况制订，并且需要不断检验。如图所示，多晶硅的最

小宽度是0 . 8mm，多晶硅的最小间距1 . 2mm。金属线的最小宽度和最小间距分别是1 . 4mm和

0 . 2mm。金属线通常要宽一些，因为它上面承载的电流要大一些；还有一个原因：金属是淀积

在其他材料上的，这样芯片表面出现忽高忽低的台阶，所以可能会断裂，必须加宽。

M O S F E T的设计规则不仅包括上面讨论的最小宽度和最小间距，而且还包括一些额外的

限制。下面解释一下图7 – 2 2中定义的规则。

• do是多晶硅栅出头（gate overhang）的长度，它定义了多晶硅伸出n+扩散区的最小长度。

这条规则能够防止源、漏短接，保证晶体管正常工作。

• dp – c是多晶到接触孔距离（ p o l y – t o – c o n t a c t），也就是多晶硅栅边缘到n+接触孔（黑色小方

块）边缘的距离。这条规则可以确保接触孔不与栅极相连。

• dm – c是金属到接触孔距离（ m e t a l – t o – c o n t a c t），也就是金属线边缘与n+接触孔边缘的距离。

• sc是接触孔最小宽度（ contact size），它可以保证连接的正确性。

• dc是接触孔最小间距（ c o n t a c t – t o – c o n t a c t）。

注意， M O S F E T的沟道长度L通常被设为多晶硅最小宽度。沟道宽度W由电路设计确定，

通常它都大于最小可能尺寸。

7.3.4 可缩放晶体管

由于工艺的发展，目前已经可以制造出超深亚微米

的M O S F E T，这在几年前还被认为是不可想象的。现在

流水线生产出晶体管的沟道长度可以达到0 . 1 8mm，下

一代的生产工艺将达到0 . 1mm左右。尽管听起来好像这

是这个领域发展的自然结果，但是实际上也不尽然。因

为制造出能够生产如此微小的晶体管的设备是非常困难

的，又是异常昂贵的。因此当务之急是研究出使得生产

厂家能够缩小晶体管的方法。

下面从图7 – 2 3 a的M O S F E T开始讨论，假设它是一

个典型晶体管。对晶体管来说，最重要的器件参数是宽长比（ W/L）。L的最小尺寸取决于工

艺套刻精度。一旦L确定下来，就可以根据电流大小选择相应W。栅极的面积是A=W L，可以

用它表示晶体管的大小。

假设通过提高光刻和工艺水平，促使沟道长度进一步缩小，使得L’< L。如果定义一个缩

放因子（scaling fartor）a> 1，那么有：

（7 – 3 9）

图7 – 2 3 b中是缩小后的器件。如果a= 2，那么新器件的沟道长度只有原来的一半。

因为宽长比关系到晶体管的电气特性，所以必须将沟道宽度等比例缩小

（7 – 4 0）

因此，有

第7章硅芯片和VLSI 179

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图7-22 MOSFET设计规则

图7-23 等比例缩放的MOSFET

（7 – 4 1）

也就是说，这两个晶体管的宽长比是一样的。然而，新晶体管的栅极面积为

（7 – 4 2）

将原来的W与L代入，得：

（7 – 4 3）

面积缩小到原来的1 /a2。

等比例缩小理论为微电子学提供了不断发展的动力。缩小基本晶体管尺寸使设计人员在

一定的区域里能够放置更多的器件。这样就提高了设计的集成度（ integration density），也允

许设计人员在很小的区域里设计出更为复杂的数字系统。

例7 – 8

假设一个晶体管的L= 1mm，W= 2 0mm，a= 2，那么缩小后

（7 – 4 4）

栅极面积

（7 – 4 5）

原来的面积

（7 – 4 6）

由此可知，新器件只有原来器件2 5 %。

摩尔定律

等比例缩小晶体管的方法使设计人员能够提高电路的集成度。先进的现代硅工艺能生产

出零点几微米（沟道长度）的器件来。更为复杂的逻辑也可以被压缩到微小的芯片里。现在

微处理器的处理能力甚至达到了几年前大型机才能具有的水平。因此随着技术的发展， V L S I

180 数字系统设计基础教程

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a) 原来的F E T a) 缩小的晶体管

多晶

领域的前景将一片光明。

集成电路将发展到什么水平呢？ 1 9 6 5年，英特尔公司的创始人之一， Gordon Moore曾经

预言集成电路中的晶体管数量每十八个月将翻一番，这就是著名摩尔定律（ Moore’s law）。经

验证，它竟出奇的精确，图7 – 2 4中的曲线显示出自1 9 7 0年以来的发展趋势。那么这一趋势将

延续到什么时候为止呢？从技术的观点来说，当沟道长度减小到0 . 1mm以下时， 量子力学

（quantum mechanical）的影响将限制M O S F E T的使用。另一方面，目前一条流水线的成本要

甚至超过4亿美元，并且还在上涨。因此新流水线很难短期内收回成本并开始赢利。不管这些

可预见的障碍，可以预言集成程度将在不久的将来不断提高。

图7-24 摩尔定律

7.4 基本电路版图

C M O S逻辑电路是利用互补的n F E T和p F E T对在硅圆片上形成的。晶体管和互连线占用的

面积决定了整个芯片的面积。本节将讨论在C M O S集成电路中构造逻辑门时可能遇到的一些

基本问题。

图7-25 单位MOSFET

为使讨论尽量简单，我们将把F E T作为基本块来构造物理的逻辑门。图7 – 2 5介绍了“单位”

n F E T和p F E T结构的概念。创建C M O S电路时，只需用金属线把M O S F E T连到一起即可，多晶

硅也能作短连线。这种方式与第3章里讨论的用逻辑符号构成逻辑图的方式极其相似。只不过

它的层次更低。

7.4.1 CMOS反相器

首先研究反相器的晶体管版图。反相器非常简单，只需将一对p F E T和n F E T连接起来提供

第7章硅芯片和VLSI 181

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晶体管数

年

a) 单位n M O S F E T b) 单位p M O S F E T

非（N O T）功能即可。它有好几种版图实现方法。

图7 – 2 6是一个反相器的版图。图7 – 2 6 a中逻辑图和7 – 2 6 b中版图的器件和连线都是一一

对应的。输入变量A从“ I n”结点（多晶硅栅）进入电路。注意， n F E T与p F E T的共用栅极

是一个简单的延伸到n F E T和p F E T的多晶硅掩膜图形。输出

-A

从右边引出，它是一条金属

线。

图7-26 一种简单反相器电路的版图

另外一种实现方法如图7 – 2 7所示。例子里的反相器被重画成图7 – 2 7 a的样子，以强调晶体

管是沿着水平放向放置的。尽管电路功能是一样的，但版图却大相径庭。多晶硅栅由一条贯

穿两个晶体管的垂直多晶构成。输出也是一条垂直的金属线。读者可以很容易地验证出晶体

管是否是按正确的方式连接起来的。

图7-27 反相器的另一种版图形式

这些例子表明版图是千差万别的（同一种逻辑设计）。尽管都提供非操作，但开关速度却

不尽相同，当然，整体形状也是不同的。

182 数字系统设计基础教程

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a) 电路图b) 版图

a )电路图b) 版图

7.4.2 电气模型

C M O S门的开关性能反应了电流和电压通过电子网络的情况。因为晶体管里的电容、电

阻值取决于宽长比（W/L）的大小，所以版图与门的速度是密切相关的。如果利用晶体管模型

建立一个逻辑门的等效电路，那么这种依赖性就会一目了然。

通用开关模型

为了分析反相器的电气性能，在电路上加了一个输出电容Co u t，如图7 – 2 8 b所示。下面讨论

的内容是：输出电容的值既依赖于每个M O S F E T又依赖于下一级所带的负载。在图7 – 2 8 b中，

分别用等价电阻Rn和Rp替换了n F E T和p F E T。注意电路中的开关实际上是互补的。也就是说，

当p F E T关闭时，n F E T打开，反之亦然。

图7-28 反相器响应的电气模型

下面讨论如何计算瞬时响应时间。首先考虑p F E T导通而n F E T截止的情况。这时，电流流

过Rp为电容Co u t充电，R C时间常量为：

（7 – 4 7）

为了计算上升时间（由低到高） tL H，假设输出电压为：

（7 – 4 8）

对Vo u t来说，达到一个特定值Vo u t（tx）=VX所需时间为：

（7 – 4 9）

上式通过式7 – 4 8即可得到。上升时间的定义是：输出从0 . 1VD D增大到0 . 9VD D所需的时间。可以

用下式表示tL H

（7 – 5 0）

分别用相应的tx代替t9 0 %和t1 0 %，得

（7 – 5 1）

第7章硅芯片和VLSI 183

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充电路径

放电路径

a) 反相器电路b) 开关等效网络

运算过程中，使用了下面公式

（7 – 5 2）

已知l n ( 9 )≈2 . 2，最后可以得出

（7 – 5 3）

这表明上升时间取决于电容Co u t和p F E T上电阻Rp的值，下降时间tH L可以用同样的方法计算

得出。电压下降时Co u t处于一个放电的过程，时间常量为

（7 – 5 4）

假设输出电压Vo u t的表达式为（下降）

（7 – 5 5）

计算可得，下降时间为：

（7 – 5 6）

下降时间被定义为：输出从0 . 9VD D降到0 . 1VD D所需时间。尽量导出开关时间需要一些计算

过程，但结果能够直接运用。

例7 – 9

假设一个反相器的全部输出电容Co u t= 1 5 0 f F，晶体管电阻Rp= 4 1 4W，Rn= 1 6 6W，开关时间为：

（7 – 5 7）

其中1 n s等于1 0- 9秒。注意，tH L和tL H与Co u t是成正比的。输出电容越小，开关时间就小。另一方

面，也可以通过减小F E T电阻的方法来减小开关时间，这时就需要加大晶体管尺寸了。

图7-29 反相器输入等效电路

电容分析

输出电容的大小与开关性能是紧密相关的，所以有必要研究电容在电路中的工作情况。

首先要注意的是反相器的输入同时连到了n F E T和p F E T的栅上。根据7 . 7 . 1节讨论的模型，

M O S F E T的栅看起来像一个电容，所以构造了一个图7 – 2 9所示的输入电路。输入电容可以用

下式得出：

184 数字系统设计基础教程

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a) 输入电路b) 等效电路

（7 – 5 8）

根据式7 – 1 8、式7 – 3 0可知电容的值取决于栅极面积，晶体管尺寸越大则Ci n值越大。

输出电路可以通过同样的方式建模。图7 – 3 0显示了如何把图7 – 3 0 a电路中的晶体管用等效

R C开关模型替换成图7 – 3 0 b所示的通用电路。电容CD n和CD p代表寄生的M O S F E T电容，分别在

n F E T和p F E T的漏极上。由此可以构造一个简化的开关模型以计算重要参数，如图7 – 3 1所示。

尽管n F E T、p F E T电阻都画出来了，但两个晶体管开关行为的互补性决定了它们不会同时起作

用。如果输出从Vo u t= 0 v增大到VD D（电流从电源流过p F E T）时，图7 – 3 1 a所示的等效电路有效。

这时起作用的电阻是Rp，它的大小取决于p F E T的尺寸。寄生电容CF E T的值为：

（7 – 5 9）

图中用它表示内部M O S F E T电容。如果n F E T导通以致于输出电压从Vo u t=VD D降到0 v，那么

图7 – 3 1 b中的等效电路有效。

图7-30 基于MOSFET模型的反相器等效电路

图7-31 充放电等效电路

因为电容通过n F E T放电，Rn是起作用的电阻。需要再次强调的是，模型中引入了寄生电

容CF E T.

延时分析

下面讨论各种各样的电容与整个电路性能的关系。对延迟时间来说，时间常量是个比较

重要的参数

（7 – 6 0）

从公式可知，简单电路的响应时间与电阻R和电容Co u t有关。在下面的分析中， Co u t将被分解为

第7章硅芯片和VLSI 185

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a) 反相器电路b) 开关等效网络

a) 输出逻辑1 b) 输出逻辑0

几个部分来计算延迟时间。因为t的值必须很小，所以要弄清楚哪部分Co u t是可以减小的。

再分析一下图7 – 3 1所示的等效电路，它们可用来估计一个独立的反相器（也就是未接任

何负载的反相器）的响应时间。当输出从逻辑0变到逻辑1状态时，p F E T电阻Rp起作用，如图

7 – 3 1 a所示。这种情况下，时间常量

（7 – 6 1）

同理，输出从逻辑1变到逻辑0时的时间常量，可以从图7 – 3 1（b）得出

（7 – 6 2）

这两个t值可以做为传播延迟的粗略估计。

(低到高) （7 – 6 3）

(高到低)

可得

（7 – 6 4）

tp是一个独立反相器（未与任何逻辑门相连）的延迟时间。

研究驱动负载的反相器的开关时间更有实际意义。在图7 – 3 2 a中，一个反相器的输出连到

另一个反相器的输入上。整个电路的输出电容是

（7 – 6 5）

输入负载用电容Ci n表示，上升沿、下降沿的时间常量都发生了变化。这意味着电路的开关时

间既与外部负载（ Ci n）有关，也与内部寄生电容CF E T有关。图7 – 3 2 b给出的是当第一个反相器

的输出电压从0 v上升到VD D时的等效电路。实际上，这时电容通过p F E T电阻Rp充电。反相器的

内部电容CF E T和负载的输入电容Ci n都要充电，因此时间常量变大了。

图7-32 级联反相器的瞬态响应

图7-33 计算高到低时间常量的等效电路

（7 – 6 6）

186 数字系统设计基础教程

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a) 级联逻辑b) INV 输出为逻辑1

负载

负载

负载

它比独立门的时间常量要大。如果Vo u t从VD D下降到0 v，那么等效电路如图7 – 3 3所示，由于

Ci n必须被计算在内，它的时间常量

（7 – 6 7）

利用上式计算传播延迟，可得

（7 – 6 8）

因此，全部传播延迟为：

（7 – 6 9）

上式说明了一个重要的事实，增大负载将减小一个逻辑门的开关速度（也就是说，门变化需

要花费更多的时间）。进一步说，增加门的扇出数会使情况变得更糟。为了验证这个问题，考

虑一个带3个负载的反相器。如图7 – 3 4所示，每个门增加一个电容负载Ci n，传播延迟为

图7-34 扇出数增加后增大的负载电容

（7 – 7 0）

一般情况下，扇出数为N的门的传播延迟为

（7 – 7 1）

因此逻辑设计人员必须仔细计算电路延迟，以保证扇出不使逻辑门变得太慢。

高速设计

V L S I设计人员经常要面对提高电路速度（更为专业的说法是，优化电路设计，减少延迟

时间）的问题。根据推导出的延迟公式可知，减小电阻是使时间常量变小的一个方法。实际

上，设计人员可能会采用增加宽长比的方法，因为这样电路能产生更大的电流，也可以减小

电阻。电阻表达式

（7 – 7 2）

其中，r是宽长比（W/L）= 1的电阻。

图7 – 3 5中的反相器是将图7 – 2 7中的原始设计增大宽长比后得到的。图7 – 3 5 a中晶体管的宽

长比翻了一番，电阻则减小到原来的1 / 2，（Rn/ 2，Rp/ 2），所以整个电路的电阻降为

第7章硅芯片和VLSI 187

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（7 – 7 3）

如果内部电容CF E T与式7 – 7 1中的负载电容N Ci n相比要小得多的话，那么传播延迟变为

（7 – 7 4）

这样开关速度加快了一倍。图7 – 3 5 b中晶体管的宽长比增大到原设计的3倍，电阻减小到

（7 – 7 5）

而传播延迟变为

（7 – 7 6）

开关速度是原来的3倍。图7 – 2 7是小F E T的电路图和版图。

图7-35 用于提高开关速度的大尺寸晶体管

这个例子表明， V L S I设计中高速与高集成度是一对矛盾。快速电路需要大晶体管，但这

样必将减少芯片的集成度。换句话说，设计时必须在面积（a r e a）和速度（s p e e d）之间作出

折衷，因为不采用大晶体管就不可能提高电路的速度。在V L S I工程师的头脑中，集成电路的

面积与房地产（real estate）一样，都是寸土寸金。因为留给其他电路的面积减小了，所以采

用大晶体管将增加成本。既然设计目标是在一个高速芯片上集成成千上万个门，所以折衷方

案的选择是至关重要的。这也是一个极好的工程实现的例子。绝大多数问题不止一个解决方

案，工程中最困难的问题是确定一个可以产生最佳结果的方案。

7.5 MOSFET阵列和与或非门

由于复合门允许设计人员把许多原始操作组合起来，在简单电路上实现，所以在C M O S

逻辑设计中复合门的用处非常多。因为p F E T和n F E T逻辑阵列都要使用串联、并联晶体管，所

188 数字系统设计基础教程

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a) 宽长比放大2倍的F E T Tb) 宽长比放大3倍的F E T

以有必要讨论一下布局策略。

7.5.1 连线策略

版图设计是一门艺术，在实践中可能会应用很多方法。现在只介绍一些基本的方法，其

他的在后面的章节会进一步介绍。

图7-36 串联MOSFET

串联M O S F E T

当两个晶体管中流过同样的电流，那么它们的连接关系是串联，也就是相邻的M O S F E T

的漏极和源极连接到一起了。图7 – 3 6 b显示了3个串联的n M O S F E T。端点分别标为x和y，这样

一端流入的电流与另一端流出的是一样的。

图7 – 3 6 b是3个串联M O S F E T的版图，图中的虚线框表示单个晶体管。因为n M O S F E T的源

漏都是n型扩散区，所以只要将两个晶体管的源、漏极接到一起就实现了电气的连接。相接的

两块n型扩散区合并成一个。因此串联M O S F E T的版图非常简单。

并联M O S F E T

如图7 – 3 7 a所示，如果两个晶体管的源、漏极分别连接在一起，那么它们就是并联的。并

联器件版图的一种实现方法是：像电路图那样将晶体管并列起来。图7 – 3 7 b中的虚线框表示单

位晶体管，额外的n型扩散区用来连接晶体管的上端和下端。金属线从晶体管两端引出连接。

图7-37 并联MOSFET

显然，并联M O S F E T比串联M O S F E T占用的面积要大。因为只要不是太长，连线的长度

对电气性能的影响并不大，所以可以重新设计版图来节约芯片面积。7 – 3 8 a给出两个并联晶体

管的另一种电路图，它与串联电路很相似，但连接点分别在中间（ x）和两端（y）。它与图7 –

3 7 a中的电路是等价的，这点通过检查连线就能得到验证。图7 – 3 8 b中的版图上也用虚线框表

示单位晶体管， x端通过接触孔和金属线从中间的n型扩散区引出来，为了引出y端的金属线，

左边和右边的扩散区都向外延伸了一些，连线布在F E T下面。

第7章硅芯片和VLSI 189

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a) 电路连接b) 版图

a) 电路连结b) 版图

金属

金属

图7-38 并联MOSFET的另一种连线方法

为减小版图尺寸，加快开关响应速度， V L S I版图工程师花费大量时间和精力来改变

M O S F E T的布局策略和布线图形。可以想象，功能强大的C A D工具是获得更好更高效的设计

所必需的。

7.5.2 与非门和或非门

下面把串、并联M O S F E T版图应用到基本门中去。图7 – 3 9 a是一个二输入与非门（N A N D 2），

图7 – 3 9 b给出了它的版图。版图布局策略与图7 – 2 7中的是一致的。输入线A、B是两条多晶硅，

它们竖直放置，而p型和n型扩散区则水平放置。金属线被用来连接串联n F E T和并联p F E T的输

出端，也用来连接电源和地。

图7 – 4 0 a是二输入或非门（ N O R 2）的电路图，图7 – 4 0 b给出了对应的版图。因为布局策略

完全一样，所以它与N A N D 2有很多相似之处。这也是因为它们都由两个串联F E T和两个并联

F E T组成。N A N D 2与N O R 2的不同之处是，每个阵列中采用的晶体管类型（极性）不一样。如

果检查两个图中的金属和接触孔的掩膜图形，可以发现如果沿单元中央的水平线翻转一下，那

么它们的图形和布局是完全一致的。这个发现也可以证明N A N D和N O R的操作是互相对应的。

图7-39 NAND2的版图

7.5.3 复合门

上面的布局策略也可以应用到复合门中。图7 – 4 1 a是一个复合门的电路。它的功能表达式为

（7 – 7 7）

图7 – 4 1 b是一种可能的版图表示。可以直接看出来， n F E T阵列包括两组串联的n F E T。p F E T连

190 数字系统设计基础教程

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a) 电路连结接b) 版图

a) NAND2 电路图b) NAND2版图

金属

接较为复杂。通过跟踪金属线可知， C和D pFET是并联的，它们的一端接到了电源VD D上，另

一端又连到了A和B pFET 。输出线从A和B之间引出。

图7-40 NOR2的版图

图7-41 一个4输入与或非逻辑门版图

第7章硅芯片和VLSI 191

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a) NOR2电路图b) NOR2版图

b) 版图

a) 逻辑门电路图

输出

7.5.4 小结

从上面的例子可以看出，一些重要的概念已经很自然地应用到整个V L S I逻辑集成领域了。

它们是

• 晶体管要占用芯片的面积。小晶体管的速度慢，而大晶体管的速度更快些。

• 构成一个n输入逻辑门需要2n个F E T，提高一个逻辑门的扇入数需要额外的面积。

• 设计版图时，还要根据电路图为互连提供空间。根据设计规则，每一根互连线都要满足

最小宽度要求，还要保证与相邻连线的间距符合规则要求。

上一个结论的意义可以通过研究版图示例得到证实。定义Ag a t e为整个门的面积， AF E T为晶

体管的面积，通过对比晶体管和互连的面积可得

（7 – 7 8）

这是一个合乎情理的估计比例。它说明互连占用的面积比晶体管占用的大多了。换句话

说，限制高集成度V L S I的最重要因素是互连的复杂程度，而不是晶体管的数量。如果能够注

意到大多数晶体管面积都不超过几平方微米，而金属线宽度大约一到二微米，至少有几微米

长，那么这个问题就更显而易见了。

尽管如此，设计人员仍然用改变一个门的版图的方法来减小芯片面积。生产工艺上的物

理限制是导致这个问题的关键，这也是现代V L S I设计的一个极富挑战性的问题。

7.6 单元、库和层次化设计

到现在为止，已经讨论了晶体管级的逻辑门。在这一级，设计人员必须处理类似多晶硅

栅形状以及如何在硅片上形成晶体管这样的问题。下面开始讨论如何进行系统设计。

应用各种各样的计算机辅助设计（ C A D）和计算机辅助工程（ C A E）工具，设计人员可

以在高性能计算机上设计V L S I版图。因为所有数字网络都由基本逻辑单元构成，所以厂商能

够根据这个特点开发出功能强大的软件来帮助设计人员进行设计。“基本”的定义是随应用变

化的，利用逻辑门A N D、O R和N O T来构造复杂的逻辑是最常见的情况。通常情况下，基本单

元是在较低的层次里定义的逻辑块，在更高的层次里可以调用它。这里引出了一个概念：利

用简单逻辑块可以构成一个复杂的系统。这就像所有物体都是由原子组成的，原子是物质的

基本单位一样。

7.6.1 创建单元库

任何系统都可以分解为一个个设计中多次出现的简单功能块。在设计高集成度的

V L S I网络时，一旦设计了某个功能块，那么再次使用时就不需要重新设计了，可以使用

原来功能块的拷贝。原来的功能块被保存在一个库（ l i b r a r y）文件中。设计过程中，库为

设计人员提供基本功能块。单元库中的单元供逻辑设计选择，但它们必须符合电气开关特

性。

下面讨论怎样创建单元库。单元可以提供在系统设计中重复出现的特定逻辑操作。每个

单元都是按照版图规则在硅平面上创建的。因为每个逻辑门都需要连接到电源VD D和地上，所

以一个完整的单元将像图7 – 4 2那样。垂直间距Y代表单元高度，在库里它被设为一个常量。因

192 数字系统设计基础教程

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为单元是等高的，所以可以很容易地放置和调整芯片上的单元。单元宽度X取决于电路复杂程

度。从图中还可以看到输入、输出在版图上的位置，它们被称为端口（ p o r t），在设计时为设

计人员提供与单元内部电路的连接。

图7-42 逻辑门单元

库里的单元应该提供设计系统所需的所有逻辑门。作为一个基本集合，它们包括N O T、

N A N D和N O R等基本操作，如图7 – 4 3所示。注意，每个单元的高度都是一样的，但宽度是随

着功能变化的。输入输出端口用易用的符号标记出来。在V L S I设计中，单元库作为一个中央

知识库存在。单元为复杂设计提供基本块并可以在需要时拷贝使用。N O T、N A N D和N O R门

足以创建任何逻辑网络，它们能帮助逻辑设计人员很方便地设计出其他单元。图7 – 4 4给出了

基本单元的简单扩展。图7 – 4 4 a是N O T—N O T级联逻辑，它可以用来产生互补和缓冲输出；图

7 – 4 4 b是N A N D 2（带互补输出的二输入与非门），它将N A N D输出连到了反相器输入上以实现

A N D操作；图7 – 4 4 C的N O R 2同时提供O R和N O R功能。

图7-43 基本库单元示例

单元库通常包括几百个各种各样的实体。因为单元随着形状和电气驱动能力不同而不同，

所以通常同样的逻辑单元可能会对应很多种不同的版图单元。这种类型的单元库形成了专用

集成电路（A S I C）的基础。在A S I C设计中，逻辑和系统设计根据特定应用从单元库中选择单

元。A S I C设计是一种功能强大的，又非常简单的，在单个C M O S芯片上集成数字逻辑网络的

方法。

第7章硅芯片和VLSI 193

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输出

输入

门电路

a) 反相器b) 与非门c) 或非门

A S I C的发音方法是，先读字母“A”，然后读字“ s i c”。

图7-44 有用的库单元示例

7.6.2 单元布局

逻辑网络通过逻辑级联而成。每个逻辑门对应于库中的一个单元，因此可以按照选择

逻辑门，放置单元，根据需要连接输入、输出的步骤创建一个V L S I逻辑链。如图7 – 4 5所示，

每个单元都可以看作一片宽度不同的“瓦”。图7 – 4 5 a中是一片瓦。在紧挨它的地方放置下

一块瓦，并把它们用连线连接起来，如图7 – 4 5 b所示。图中门1的输入分别为a和b，输出是

y（a，b）。y被当作门2的一个输入，所以门2的输出是f（x，y）。注意，每个单元的VD D线

到G N D线的间距必须是一致的。这样单元才能连到一起，这就是库中单元必须等高的原

因。

194 数字系统设计基础教程

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a) NOT-NOT或缓冲器单元

b) NAND2C单元

c) NOR2C单元

图7-45 芯片上的单元布局

图7-46 单元布局和连线示例

图7 – 4 6是另一例子，它演示了怎样把逻辑图转化为门级版图。图7 – 4 6 a中的逻辑图由

N A N D 2，N O T和N O R 2单元组成。图7 – 4 6 b是基于单元的等效电路，所有单元放置在同一行，

端口则根据逻辑图连接关系连接起来。显然电路越复杂，占用的面积就越大，互连线就越多。

图7-47 版图设计过程中的系统层次

7.6.3 系统层次

一旦建好单元库，就可以用层次化方法设计集成芯片了。如图7 – 4 7所示， M O S F E T被当

作原始器件，它由多晶硅和有源区掩膜图形构成。而逻辑门由M O S F E T构造出来。作为层次

第7章硅芯片和VLSI 195

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a) 单个单元b) 级联逻辑

逻辑单元输出

Gnd

输入

门2

门2

b) 单元版图

a) 逻辑图

复杂性

低

M O S F E Ts

逻辑门

逻辑网络

系统

高

中的下一级，复杂的数字元件由逻辑门构成，既而它们又构造出最后的芯片。

下面可以将图7 – 4 7定义的层次与V H D L描述做一番类比以加深理解。如果用V H D L描述一

个复杂系统，首先要为每个模块定义实体（e n t i t y）和结构（a r c h i t e c t u r e）。结构语句可以用

并发操作这样的原语构成。每个模块在系统流程中可以建立实体，这样就构成了基本库。这

与V L S I设计中通过M O S F E T构成逻辑门又用逻辑门组成单元库是类似的。一旦V H D L模块定

义好后，它们可以被当做元件来产生更为复杂的逻辑功能。复杂的芯片设计也是以这种方式

用单元库实现的。从这里可以得到的一个结论：层次化设计可以从任意一种方式进行，但在

两个看起来毫无关系的方法中经常存在着一种一对一的类比关系。

下面继续讨论怎样利用单元库设计复杂电路。从库里调出一个单元实体到芯片上时，单元

的任何特征都与库里面的初始单元是完全一致的。这意味着当单元需要修改时，不能直接修改

设计中的实体单元，只能修改单元库中的单元。通常设计人员会考虑把单元库用于今后的设计

中。如果需要一个带有不同特性（比如尺寸、开关速度）的单元，那么有两种选择，一种是在

芯片上重新做一个定制的设计，另一种

是把类似的单元从高层次展平（ f l a t t e n）

到硅平面级，然后修改单元特性。如图7 –

4 8所示，在一个展平的设计中，与库中

单元的所有索引都丢失了，只有多晶硅

和金属的初始几何图形被保留下来。

7.7 布局和布线

V L S I芯片是以局部到局部的方式设计的，设计时把逻辑划分为功能独立的逻辑块。逻辑

块设计完成后，通过互连线将它们连接起来构成一个完整的系统。在V L S I系统设计中，布局

（f l o o r p l a n）是指在整个系统中为每个部件分配面积和位置。如图7 – 4 9所示，因为每个部件中

都有确定的尺寸和形状，所以布局就像做拼图游戏，最终每个部件都要拼到系统中。

下面讨论生产线经常要遇到的一个重要问题。制造芯片时，在一块圆片上会同时产生很

多相同电路，但制出来的电路并不是全部都会正常工作，流水线的生产率（ y i e l d）定义为

Y = 正常芯片数×1 0 0 % （7 – 7 9）

芯片总数

图7-49 显示每个部件位置的布局图

196 数字系统设计基础教程

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顶层= 底层

由基本图形

构成的系统

图7-48 展平的设计

部件1

部件2

部件3 部件6

部件5

厂商当然希望生产率尽可能地高，因为这样才能提高利润。尽管许多因素都会对Y产生影

响，但芯片面积A是最重要的因素。考虑布局图，可以发现只有尽可能地减小芯片面积A才能

提高生产率。

A = X×H （7 – 8 0）

为了理解上面的论断，需要研究一下CMOS VLSI

工艺中作为基础的硅圆片的物理特性。尽管生产厂家不

断提高单晶的纯度，但每个硅圆片上还是不可避免地会

出现暇疵，如图7 – 5 0所示。产生瑕疵的原因很多，比如

丢失原子或局部不完整。暇疵数量由瑕疵密度D确定，

D被定义为单位面积（限制为1 / c m2）上的瑕疵数量。尽

管D通常比较小（一般D= 1），但芯片上只要出现一个，

就可能使电路报废。

那么芯片面积和瑕疵密度是怎样一起影响生产率的

呢？图7 – 5 1 a显示了芯片面积较小时的情况，当一块基片（单块芯片）覆盖了一个瑕疵时，它

就不能工作了。图中用阴影表示的芯片都是不能正常工作的。尽管有几块基片坏了，但大多

数没有受到影响。图7 – 5 1 b中，基片的面积增大到原来的4倍，可以看到芯片覆盖瑕疵的可能

性增大了。下面的公式给出了一个简单的模型。

图7-51 基片尺寸和产出率的关系

（7 – 8 1）

从公式可以看出，面积越大，生产率越低。芯片面积会影响生产率，但它不是率生产影响的

唯一因素。许多物理的、化学的因素也会影响生产率。比如灰尘颗粒会污染掩膜版、金属线

断开及离子注入时的问题等等。一般情况下，生产率较低的设计不能作为产品批量生产，因

为它的成本太高而利润太小。

上面的讨论涉及了关于V L S I设计的一个极富挑战性的问题。在芯片中，设计人员希望集

成尽可能多的逻辑，又使它面积尽可能地小。理想情况下，设计人员希望在一块微小的基片

上集成一个复杂的系统，但这就必将与本章介绍的一个原理相抵触，即逻辑功能是由电路实

现的，电路需要占用硅芯片的面积。如果再把速度-面积的折衷问题（高速电路需要大晶体管）

考虑进去，那么问题就越来越复杂了。因此设计带高速开关的小芯片时需要特别小心。

第7章硅芯片和VLSI 197

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图7-50 显示了瑕疵位置的硅圆片

a) 小基片` b) 大基片

但这也是使V L S I成为一项较好的职业选择的一个方面

尽管看起来M O S F E T好像是使芯片面积变大的主要因素，但实际上却不尽然。晶体管非

常微小，大多数都只有十几微米宽。真正的问题是复杂系统上的互连线（ i n t e r c o n n e c t

w i r i n g）。

7.7.1 互连

V L S I设计需要把逻辑块连到一起以构成完整的系统。在硅平面上，连线是指利用导体的

掩膜图形为设计中的单元之间提供电气通路。实际电路中用细线一样的金属作为电气通路，

所有金属线的集合被称为互连。现代C M O S工艺中，多晶硅也可用作连线。

有两个连线方面的因素可能影响芯片面积（甚至生产率）。首先，设计规则要求连线必须

满足最小宽度和最小间距。每一根连线都要占用面积并且必须根据规则与邻近线保持间距。

其次，在V L S I设计中，连线可能非常复杂以致于需要采用多层布线。

图7 – 5 2是一个连线的例子。显然， M O S F E T与金属互连线相比（线1、线2、线3）小了很

多。正如前面讨论的那样，这是因为连线必须满足最小宽度和最小间距（图中分别用w和S表

示）要求。图中也表明：多晶硅可以与金属交叉而不会引起短路。因此引入其他材料的连线

可以解决许多连线问题。现代C M O S工艺中，通常有5层或5层以上布线。

一旦了解连线的主要特征，那么就可以在设计中尽量解决连线问题。总的来说，连线的

任务非常直截了当：连接每个部件的输入输出端口，构成系统设计确定的逻辑网络。每个部

件都提供了与其他部件相连的端口。一旦部件排列好，就可以按照系统逻辑图进行连线。图

7 – 5 5的逻辑表明只要一层布线来把4个部件连接起来即可。即使在这么简单设计中，也能发现

布线的难度。例如，为防止短路，连线不能在同一层交叉。当设计一个需成千上万个数据通

路的大芯片时，必须设法改进版图设计或采用多层布线。

图7-52 应用到互连线上的设计规则

在V L S I设计中，布线可能是最困难的工作，而且，大量的互连线可能提高出错的可能性。

因为每个不正确的连接都会导致整个芯片不能正常工作，为了解决这个问题，很多产商开发

了可以自动布线的C A D工具。它们采用了布局布线（place and route）算法。布线时，为了连

接芯片的两个部分，首先要确定两个端点。然后工具将线从一端布到另一端，并且避免与已

198 数字系统设计基础教程

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金属与多晶

允许交叉

线3

线2

线1

多

晶

有的线交叉，还要遵守所有的设计规则。这种C A D工具允许芯片设计人员更有效地利用他们

的时间。然而，这些工具也可能会引入其他问题。

图7-53 一般连线和互连问题

7.7.2 线延迟

布线的复杂性还体现在互连线引入了信号延迟。延迟大小取决于金属线的长度。因为所

有连线都带有寄生电阻、寄生电容，所以必将产生信号延迟。当信号在两个端点间传送时，

由于电阻、电容的作用，将出现线延迟，如图7 – 5 4 a所示，第一个反相器输出电压Vo u t , 1(t)，通

过长度为l的互连线连到第二个反相器作为输入电压Vi n , 2(t)。尽管画逻辑电路图时不用担心连线

的长度，但版图的连线长度l却是一个很重要的因素。这是因为电容和电阻都随着线长的增加

而增大。图7 – 5 4 b给出了互连线的简单模型，从x= 0到x= l这段连线上有几个R C类型的器件。当

信号从第1个反相器传向第2个反相器时，每个R C都将减慢信号传送速度。

图7-54 反相器的RC电气模型

假设从x= 0到x= l的延迟时间为td，那么td大约是：

（7 – 8 2）

k是一个常量。延迟时间与的关系曲线如图7 – 5 5所示，从图中可以看出，延迟时间与长度

第7章硅芯片和VLSI 199

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部件Ａ

部件C

部件D

部件B

延迟时间

b) 简单RC模型

a) 互连线

平方成正比。假设有一条长度为I0的连线，那么它的线延时为：

（7 – 8 3）

如果线长度变为2l0，那么线延时将增加到

图7-55 互连延迟与线长的关系

（7 – 8 4）

也就是说，延时增加到原来的4倍。显然连线越长，对电路的影响越大。

如果电路中的电流较大，那么互连问题将变得更为复杂，因为这时必须在分析中加入另

一个电气参数—电感L（i n d u c t a n c e）。电感是由于连线中电流产生的磁场内部作用引发的，

它也是寄生效应。它将在信号传输中产生新的影响，使延迟问题更难解决。当设计印刷电路

板时，这个问题显得尤为重要，需要保持器件封装并确保连接正确。这个问题在第4章已经讨

论过了。

7.8 问题

1. 在纯硅样本中，室温下的电子和空穴数量都等于n=p= 1 . 5×1 01 0c m- 3。每个硅原子中有1 4

个电子，那么在每立方厘米材料里，自由电子数量与所有电子数量的比值是多少？ [提示：必

须利用本章给出的硅原子密度NS i。]

2. 一块n型硅材料的砷离子掺杂密度Nd= 1 01 7c m- 3。计算材料中的自由电子密度nn和自由空

穴密度pn。

3. 硅材料中的硼离子掺杂密度为Na= 2×1 01 6c m- 3。计算材料中自由空穴的密度pp和自由电

子密度np。

4. 一种p型硅材料的硼离子掺杂密度为Na= 1 01 5c m- 3。计算材料中的自由空穴密度pp和自由

电子密度np。

5. 一种n型硅材料的磷离子掺杂密度为Na= 1 01 8c m- 3。计算这种情况下自由电子密度nn和自

由空穴密度pn。

6. 一种n型硅材料的自由电子密度为nn= 4×1 01 7c m- 3。计算掺杂离子密度和空穴密度。

7. MOSFET的单位面积上的氧化物电容可由下面的公式计算得到

200 数字系统设计基础教程

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互连线长度

结果的单位是F / c m2，公式里的xo x是M O S结构中硅氧化物的厚度，单位是厘米。计算下面各种

情况下的Co x值。注意： 1 Å = 1埃，即1 Å = 1 0- 8c m。

（a）xo x= 4 0 0 Å

（b）xo x= 2 0 0 Å

（c）xo x= 1 2 0 Å

8. 根据本章讲述的内容可知，术语“ M O S”中“M”尽管已经不是金属了，但仍沿用至

今。根据你所学到的知识，判断“ O”和“S”是否恰如其分。

[尽管“M O S”沿用至今！]

9. 一种特定的C M O S工艺的氧化层电容为Co x= 1 . 8×1 0- 7F / c m2。根据下面给出的宽长比计算

F E T电容CG。所有长度单位都是微米（ 1微米= 1 0- 4厘米）。电容单位为f F。

（a）W= 1 4，L= 1

（b）W= 1 0，L= 1

（c）W= 2 . 5，L= 1

（d）W= 4，L= 1 . 2

（e）W= 4，L= 0 . 8

10. 如果一个n F E T的k ’n= 0 . 0 0 0 2 A / V2，VT n= + 0 . 7 v，计算VD D= 5 v时，In 1的值。

11. 如果一个n F E T的k ’n= 0 . 0 0 0 3 A / V2，VT n= + 0 . 7 v，计算VD D= 3 . 3 v时，In1的值。

12. 如果一个p F E T的k ’p= 0 . 0 0 0 0 6 A / V2，|VT p| = + 0 . 8 v，计算VD D= 5 v时，Ip1的值。

13. 如果一个p F E T的k ’p= 0 . 0 0 0 0 4 7 A / V2，|VT n| = + 0 . 8 2 v，计算VD D= 3 . 3 v时，Ip1的值。

14. 一个n F E T的宽长比（W/L）= 3，允许的最大电流是In= 0 . 2 3 m A。计算获得最大电流

In= 1 . 2 m A所需的宽长比。

15. 一个n F E T的宽长比（W/L）= 1 0，允许的最大电流是In= 8 . 2 m A。计算获得最大电流

In= 0 . 7 m A所需的宽长比。

16. 一种C M O S工艺中， n F E T的寄生参数rn= 1 8 0 0W，cn= 1 . 7 f F。根据下面给出的宽长比计

算Rn和Cn，所有数据的单位都是微米。

（a）W= 8，L= 1

（b）W= 4，L= 1

（c）W= 2，L= 1

17. 一个n F E T的宽长比（W/L）= 1，它产生的最大电流In= 0 . 5 m A。计算将最大电流提高到

In= 4 . 7 m A时所需的宽长比。然后计算上述两种情况下的Rn和Cn，已知rn= 1 6 0 0W，cn= 2 . 1 f F，最

后计算器件的Rn、Cn的乘积。

18. 一个p F E T的宽长比（W/L）= 6，允许的最大电流是Ip= 0 . 1 4 m A。计算获得最大电流

Ip= 2 m A所需的宽长比。

19. 一个p F E T的宽长比（W/L）= 1 0，允许的最大电流是Ip= 0 . 2 4 m A。计算获得最大电流

Ip= 6 m A所需的宽长比。

20. 一种C M O S工艺中， p F E T的寄生参数rp= 2 2 0 0W，cp= 1 . 4 f F。根据下面给出的宽长比计

算Rp和Cp，所有数据的单位都是微米。

（d）W= 8，L= 1

（e）W= 4，L= 1

第7章硅芯片和VLSI 201

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（f）W= 2，L= 1

21. 一个F E T的初始设计尺寸是W= 1 2，L= 2。应用一种新工艺后，缩放因子a= 2 . 3。计算

新工艺下F E T的宽和长，以及门面积变化的比率？

22. 画出下面n F E T版图的F E T电路图，并用数字标出图中的结点。

23. 画出下面n F E T版图的F E T电路图，并用数字标出图中的结点。

24. 一块C M O S反相器电路的Rn= 8 0 0W，Rp= 1 0 0 0W，VD D= 5 v，输出电容Co u t= 2 0 0 f F。

(a) 计算tL H

(b) 计算tH L

(c) 假设F E T的宽长比翻了一番，如果新的输出电容Co u t= 2 4 0 f F，计算新的开关时间。

[提示：注意Rn、Rp的变化]

25. 一块C M O S反相器电路的Rn= 4 4 0W，Rp= 4 4 0W，VD D= 5 v，输出电容Co u t= 1 6 7 f F。

(a) 计算tL H

(b) 计算tH L

26. 一块C M O S反相器电路的Rn= 6 0 0W，Rp= 5 9 0W，VD D= 5 v，当扇出数F O = 1时，输出电容

Co u t= 2 0 0 f F；已知加到负载上的电容Ci n= 6 2 f F。

(a) 计算电路在F O = 1时的tL H和tH L

(b) 计算负载增加到原来的3倍时电路的tL H和tH L

27. 一个集成电路制造工厂每周加工5 0 0 0个圆片。每个圆片上有8 2个集成电路芯片，经评

估生产率为4 1 %。

(a) 每周这个工厂生产多少正常工作的芯片？

(b) 如果生产率提高到4 5 %，那么每周的产量是多少？

202 数字系统设计基础教程

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28. 假设一块芯片的尺寸是5 0 0 0mm×4 0 0 0mm。

(a) 假设瑕疵密度D= 0 . 5 c m- 2，计算生产率？

(b) 如果芯片面积缩小到3 9 0 0mm×2 9 0 0mm，那么生产率是多少？

29. 假设一块正方形芯片的尺寸是6 0 0 0mm×6 0 0 0mm。

(a) 假设瑕疵密度D= 0 . 6 c m- 2，计算生产率？

(b) 如果D降低到0 . 5 c m- 2，那么生产率是多少？

30. 一块芯片上的一条长为2 0 0微米的互连线，它的信号延迟为0 . 8 p s。计算相同类型的互

连线在长度分别为下面的几种情况时的信号延迟为多少？

(a) 150微米

(b) 350微米

(c) 700微米

注意关于集成电路版图设计方面的内容可以参见《Physical Design of CMOS

Integrated Circuits Using L-Edit》（P W S出版社， 1 9 9 5）一书，书的作者就是本书作

者。该书系统地讲解了版图方面的知识，并介绍了P C机上的L – E d i t版图编辑器（运

行在D O S环境下）。该书的第一部分是关于电路版图的教程，其中罗列了一些L – E d i t

程序的应用例子。第二部分是L – E d i t参考手册。它还向读者介绍了许多宝贵的实践经

验。

第7章硅芯片和VLSI 203

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