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DDR3 ZQ Calibration Introduction-翻译

DDR3 ZQ校准

为了实现更强大的系统操作，DDR3 SDRAM驱动器设计通过降低电容得到了增强，动态片上端接（ODT）和新的校准方案。
电容减少来自于使用新的合并驱动器。使用新驱动程序，组成输出驱动程序的电路共享用于ODT。DDR2上使用单独的结构作为输出驱动器和终端阻抗。

合并驱动器（Merged Driver）

注：就是使用很多的内部电阻（MOS实现）阵列，来控制内部阵列改变电阻值，最终改变信号线路驱动能力，使得获得更好的性能。

合并驱动器的概念使用多个240Ω结构来启用上拉和下拉网络（如上图）。 通过启用相同240Ω结构的不同组合来实现多个终端值。
对于DDR3，全功率驱动器的输出阻抗默认为34Ω，通过使能所有7个240Ω引脚获得。
要实现DDR3专有的数据速率，必须特别注意信号完整性。
最大限度地减少连接存储器控制器和DRAM输出的走线上的任何阻抗不匹配将有助于减少信号上的反射和振铃。
为了帮助减少这些阻抗不连续性，DDR3中引入了精确校准方案。

校准方法

上拉校准

DDR3中的ZQ校准用于输出驱动器和ODT。每个DRAM的ZQ球连接到外部精度（±1％）240Ω电阻。只要控制器不与校准相关的任何时序重叠，并且只要电容负载不超过规格，该电阻器的相关配置信息就可以在器件之间共享。

校准控制模块由模数转换器（ADC），比较器，多数滤波器，内部参考电压发生器和近似寄存器组成。校准控制模块中的240Ω支路与输出驱动器和终端选项中使用的上拉支路相匹配。
上拉支脚使用略大于240Ω的多晶硅电阻。它采用多个P沟道器件来降低支路电阻，并将多晶硅管调谐至240Ω。该电阻用于存储更线性的上拉和下拉曲线，以提高系统级的信号完整性。

当给出ZQ校准命令时，上拉线被驱动为低电平，上拉支路被拉至VDDQ。
电压上拉（VPULL-UP）线用于通过使用DQ校准控制模块内的比较器，
将XRES点的电压与内部产生的参考电压（VDDQ / 2）进行比较。
P通道调谐器件使用VOH信号单独调谐，直到XRES的电压等于内部产生的参考电压（VDDQ / 2）。
VOH代码存储在内部近似寄存器中，并发送到输出驱动器和终端的每个上拉支路。
在所有上拉器件都已校准到外部电阻器后，比较器再次用于比较下拉（VPULL-DOWN）线上的电压与VDDQ / 2时设置的参考电压。
此过程生成VOL代码并在适当的时间更新下拉设备，完成校准过程。

ZQ校准命令

DDR3中引入了两个与ZQ校准相关的新命令。
ZQ CALIBRATION LONG（ZQCL）命令最常用于初始系统上电或器件处于复位状态。ZQCL命令解决了制造工艺变化的问题，并将DRAM校准到初始温度和
电压设定。使用ZQCL命令进行完全校准完成需要512个时钟周期。

在此校准时间内，存储器数据总线必须保持完全空闲和安静。在初始校准之后DRAM空闲的任何时候，可以发出随后的ZQCL命令。
对于这些后续命令（有时发出的命令除了初始化和复位之外，完成校准所需的时序窗口减少到256个时钟周期。
ZQ CALIBRATION SHORT（ZQCS）命令跟踪与normaloperation相关的连续电压和温度变化。
定期短校准使DRAM能够在整个电压和温度范围内保持线性输出驱动器和终端阻抗。
ZQCS命令需要64个时钟周期才能完成。

计算校准间隔

ZQ校准命令的频率取决于系统温度和电压漂移率。
为了保持线性输出驱动器和终端阻抗，控制器需要以特定的时间间隔发出ZQCS命令，以应对轻微的系统环境变化。
确定这些定时间隔的一种方法是使用DRAM在应用中经受的温度（Tdriftrate）和电压（Vdriftrate）漂移率。
除了系统特定的漂移率，设计应该假设从DDR3规范中获取的最大ODT电压和温度灵敏度，如表2所示。

DRAM能够在64个时钟周期（ZQCS命令周期）内校正0.5％的阻抗误差。
该数字以及系统漂移率可用于下面的公式中以计算校准间隔。

上式举例：

为了保持RON和ODT的准确性，示例中系统的ZQCS命令之间的最长时间为152ms。要确定时钟数，除以tCK。

结论

与DDR2相比，DDR3 ZQ校准方案可以改善受控阻抗值并显着提高公差。
初始化时的长校准使DRAM能够最小化驱动器中存在的任何过程变化。
正常操作期间的短校准可减少由于电压和温度漂移引起的阻抗变化。
这种精度有助于最大限度地减少PCB走线和驱动器之间的阻抗不连续性，并提高整体信号完整性。

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翻译自Micron的技术文档:TN-41-02:DDR3 ZQ Calibration Introduction

2020于深圳