电机转速检测仪（数字频率计）的设计制作

         指导老师：                           学生：

                                          

一．  设计任务和要求

各种电机在工业得到广泛应用，为了能方便的对电机进行控制、监视、调速，有必要对电机的转速进行测量，从而提高自动化程度。同时电路能扩展其应用功能，具有测量频率的功能，因此对电路提出以下基本要求：

1．         对电机转速进行测量，并数字显示，采样单位为每秒几转。

2．         电机转速一般每秒不超过100转，采用2位十进制已经足够（既2个数码管），但是考虑到此电路有其他用途，所以仍采用四位数码管，最大可以计数4位十进制，同时可以升级为频率计使用。

3．         转速测量误差每秒不超过一圈，内部时钟稳定度每天不超一秒。

4．         电路原理要求简单，便于制作调试，件成本低廉易购。

二．         总体方案设计

1．设计思路

（1）利用光电开关管做电机转速的信号拾取件，在电机的转轴上安装一圆盘，在圆盘上挖一小洞，小洞上下分别对应着光发射和光接受开关，圆盘转动一圈既光电管导通一次，利用此信号做为脉冲计数所需。

      （2）计数脉冲通过计数电路进行有效的计数，按照设计要求每一秒种都必须对计数器清零一次，因为电路实行秒更新，所以计数器到译码电路之间有锁存电路，在计数器进行计数的过程中对上一次的数据进行锁存显示，这样做不仅解决了数码显示的逻辑混乱，而且避免了数码显示的闪烁问题。

      （3）对于脉冲记数，有测周和测频的方式。测周电路的测量精度主要受电路系统的脉冲产生电路的影

响，对于低频率信号，其精度较高。测频电路其对于正负一的信号差比较敏感，对于低频率信号

的测量误差较大，但是本电路仍然采用测频方式，原因是本电路对于马达电机转速精度要求较低

，本电路还有升级为频率计使用，而测频方式对高频的精度还是很高的。

（4）显示电路采用静态显示方法，由于静态显示易于制作和调试，原理也较简单，所需易于购买。

（5）电路时钟是整个电路的关键，他是整个电路有效工作的核心，负责电路的锁存和清零。其基本思路是：产生频率一秒是时钟，当秒时钟到来时，既上升沿到来时，对锁存电路进行锁存，锁存以后才能对计数器进行清零，锁存和清零间隔要充分小，否则就影响电路的计数准确度。鉴于此，对锁存集成必须采用边沿触发形式的集成，并且计数器应该与锁存同步工作，既都在秒时钟的上升沿触发工作。

另外大多的译码器都带有锁存功能，但是他的锁存方式基本上都是电平触发，若设计成电平触发的话，势必会增加电路的复杂度，还不如直接采用边沿琐存的单集成，所以不使用译码器中的锁存电路。

时钟实现方法很多，本电路采用晶振电路，已求得高精度的时钟需求。

 

 

2．原理框图   如图下。

 

 

 

 

 

 

 

 

 

 

 

整形电路

计数器

锁存器

译码器

显示电路

时钟电路

单稳态

 

 

 

 

                                     图1

 

三．         设计，原理分析

1．         信号拾取与整形

信号拾取基本原理图如下：

电路核心由一个光电开关管组成，平时电机转轮静止，发光二极管所发出的光被轮子挡住，所以接收管处于截止状态，1端为高电平。当电机转动一圈，会使接收管导通一次，1端输出一个低电平，

1端波形为：

 

 

在实际电机工作状态中，会受到各方面的干扰，波形会存在许多杂波成分，需要对波形进行处理，处理成符合记计数器所需要的矩型波。

波形处理电路有一个施密特触发器组成，如上图。当输入电压逐步升高时，致使VI>施密特上VT+，内部触发器发生翻转。当VI逐步下降时，致使VI<VT-，电路再次发生翻转，通常VT+>VT-。所以只要VI<VT-电路就能稳定在低电平，VI>VT+电路就稳定在高电平，这样就有效的防止了杂波的干扰，并使输出得到矩形脉冲，符合了下级计数的需求。典型的施密特其工作波形如下：

本施密特触发器选用40106，管脚如下，可以看出内部含有六路同样的施密特触发器，

我们只使用其中一组，

 

 

 

2．         计数电路

本电路采用四个同步计数器接成串行工作方式，查数字电路产品资料后，准备采用CD4518，管脚如下图，该IC是一种同步加数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别是

输入输出波形

⑴~⑺和⑼~⒂。该计数器是单路系列脉冲输入（1或2脚；9或10脚），4路BCD码输出（3~6脚；11~14脚）。其工作波形如下：

CD4518管脚

 

从4518应用手册给出的真值表看出，CD4518有两个时钟输入端CP和EN（ENABLE A或B），若用时钟上升沿触发，信号从CP端输入，此时EN端接高电平“1”，若用时钟下降沿触发，信号从EN端输入，此时CP端应接低电平“0”，不仅如此，清零端（RESET）也应该保持低电平“0”，

只有满足了这些条件，电路才会处于计数状态。

 

CD4518真值表

 

 

我们还从真值表里可以得出，利用EN端下降沿触发的特点组成N位十进制计数器。从波形分析，当输入端的计数脉冲到第10个时，电路自动复位0000状态，因为4518没有进位功能的引脚，所以应该充分利用第6或14脚输出脉冲的下降沿，利用该脉冲和EN端相连，就可以实现电路进位的功能，根据分析结果，电路设计如下：

计数脉冲

另外从4518波形参数表可查其RESET端所需的清零电平宽度在VDD=5V时应该大于250ns，

既清零信号宽度应至少大于250ns才能有效的将计数器清零，从测量的准确度要求来看，250ns周期

的频率f=1/λ=1/250=4M，远远大于我们所测量的频率最高值10KH，所以我们至少可以将其运用与小于M级别频率的测量。现在可以得出结果清零信号宽度应大于250ns，以此做为时钟设计电路的参考数据。

 

3．         锁存电路

锁存集成有电平和边沿触发之分，设计时要充分考虑进去，内部构造大都采用D触发器形式，

使用电平或者脉冲方式来触发。而从前面的分析看，本次设计的锁存电路必须采用边沿触发方式的集成电路来实现，因为假如采用电平方式的话，那么在秒脉冲的正半周（既高电平）会使锁存器一直处于导通状态，不能正常显示测量值。因此采用边沿触发就可以在极短的时间内将所需要的数据进行传送，而在其它时间内处于封闭状态。

查阅数据集成资料并，发现8D锁存器74LS324正适合要求，这款集成多在计算机电路中运用，而且容易购买，此集成为20脚封装，内部有8个D锁存器，采用两个这样的集成便可以实现4位10进制的的数据传输，它以上升沿作为CP端（即CLK）的有效触发，将8个D输入同时打到输出Q端，在输出端加有三态驱动，其内部其管脚排列如下右图，内部构造（单个D触发器）如下右图

               

 

从此集成参数和真值表（如下），在其（1）脚使能端加上低电平才能有效得使输出端得到所需的数据，其他状态不传送数据，也可从上图分析此（1）脚是控制三态门的，相当于电路的通断开关，只有接低电平，电路才能正常工作。

左图可知在满足了OE端低电平的条件下，只有 在CP端的上沿到来时间才能使Q端有效翻转， 达到我们预期设计所需要的边沿触发的要求。

 

但从时钟的角度出发，对374的边沿特性仍然有要求，因为电路要求对锁存器进行锁存以后才能将计

数器清零，否则在锁存未稳定前就将计数器清零势必造成显示的错误。我们从374应用手册中给出的

数据中可知，在cp端的上升沿到来时，从Q端输出延时有15~28ns，数据和波形分别如下：

时隙 极限(ns) 测试环境   min max   Tplh Tphl 15 19 28 28 CL=45pf RL=667Ω

因此从CP端的上沿到达时既超过1 .3V电压时，可以使Q端翻转，而且能够在至少在28ns以内完成

触发器翻转的任务，只要在此时间内计数器不清零就可以使电路正常工作，时钟设计时就可以此为依据。

4．         译码显示电路

市场上比较多见数码显示器件是LED数码管，它有亮度高、售价低等特点，非常适合本电路制作。

数码管的外形尺寸和内部构造如图所示，

电源负端 a    b    c    d    e    f    g   dp

主要参数如下：1.6V~4.2V；功耗≤400mW，工作电流≤10mA；分共阳共阴两种极性，本电路选用

共阴。其引脚按顶视图的（1）脚开始，顺时针读数，（3）脚和（8）脚为公共脚，其中（5）脚为小数点，本电路不做连接。

引脚分别如下：

G F  A B

E D  C dp

10 9 8 7 6

1 2 3 4 5

  

 

 

 

 

 

 

数码管与配套的驱动集成器件一起工作，通常称为ＢＣＤ－７段译码器。查阅译码集成，发现有很多都能与ＬＥＤ管很好的协调工作，最后确定为CD4543，它是一种中功率器件，在额定5V电压下输出4.5V的最大电压，输出电流达1mA左右，本电路总共需要4块CD4543。管脚排列如下：

集成从（2）~（5）脚依次输入二进制BCD码的高位到低位，（9）脚~15脚输出点燃数码管所需要的二进制电压，(1)端为琐存控制，（7）端位消隐端，（6）端为L6CD用。同时，从原先的设计思路出发，（1）脚锁存端不使用，再结合其真值表，（1）脚需接高电平，而（6）、（7）均需接底电平，满足此要求才能正常工作。

译玛器和数码管工作的方式一般有动态扫描和静态驱动两种，前着电路工作原理较为复杂，数码管处于连续依次被点燃状态，利用人眼视觉惰性产生数字显示静态的效果，通常只用两块集成就可以完成译码和显示的工作。而静态工作状态中，数码管持续点燃，在特定时间的更新显示，所以显示无视觉闪烁，而且电路调试简单，本电路考虑到前级74LS324已经锁定数据，因此配合静态工作能很好完成显示的工作，所以本电路选用静态连接。

根据管脚分布和译码参数及管脚分布，电路设计如下：

 

 

5．         时钟电路及波形设计

根据以上各电路功能模块的需求，时钟电路总共需要产生两路输出信号，一路是频率为1秒的标准矩形脉冲，利用其上沿对锁存器进行锁存，另一路是计数器的清零脉冲，要求脉冲宽度≥250ns才可以有效得将计数器清零，频率仍然是1秒。而且在锁存以后才可以对计数器进行清零，考虑到锁存在25ns之内完成工作，所以只要电路调试得当，无须再加延时电路，而且从上面设计的方框图可知，矩形脉冲经过一个单稳态电路以后才产生清零脉冲，单稳态集成也存在不可人为的延时存在，所以电路可以正常工作。

各部分设计如下：

1）                                时钟产生电路

时钟产生方式很多，可以由各种门电路，环谐振电路，也可以由触发器、555集成构成，

，谐振可以是电容，晶体。为了电路调试方便，综合条件，采用CMOS集成加晶振，晶振采用平常较为多见的时钟晶振，谐振频率为32.786k。查阅数据集成资料，发现CD4046符合各方面的要求，它内部含有14级的二进制串行计数器，可以进行2¹⁴分频，32.768k谐振频率经过内部14级计数器 2¹⁴=16372分频后可以得到2HZ的精确频率。现在所需要的1秒的时钟，因此2HZ的脉冲需在经过一个二分频电路就可以输出准确1秒脉冲。

 

 

 

 

 

 

 

 

 

 

 

  

 

对于2HZ的方波仍然无法让电路正常工作，需要进行2分频才能产生1秒的时钟，因此

本电路设计一个JK触发器进行2分频，分频后的方波可以直接用来控制锁存电路的工作。

本电路采用CD4027作为2分频的器件，其管脚分布为：

从左图可知，内部含有两套相同的JK触发器， （1）            和（2）为输出端，（3）脚为前级时钟 输入，（4）和（7）脚分别是更新和复位脚，本 电路要将其接低电平，（5）和（6）脚为JK端， 需接高电平。从（1）脚输出的信号既是所需要 的1HZ方波。

 

2）                                单稳态设计

从4027第（3）脚输出的方波仍然无法进行正常清零的工作，此脚需要接一单稳态处理后才能

进行清零。从前面的设计需求出发，单稳态电路输出的波形宽度至少要达到250ns才能正常清零

。查询有关集成库发现CD4528是一种双可重触发单稳态器件，它的管脚及真值表分别如下：

CD4528里同样有两组单稳态电路，（1）和（2）是微分定时输入，（3）脚是使能端，

（4）和（5）组成与门电路，（5）脚与（4）脚反相，因为此电路只需要一只脚输入端，

我们使用（4）脚同相端输入，将（5）脚接高电平即可。（6）和（7）是输出端。根据真值表，需要将第（3）脚即clear脚接高电平，电路接线如下：

左图R3和C3组成微分定时，单稳态输出波形宽度为=0.2*R3*C3*(VDD-VSS)，本电路由10K和0.01UF组成，输出TW宽度为25us（标准值）,远远满足计数器所需要的250ns的时间宽度。 2HZ信号从（4）脚输入，250ns方波从第6脚输出至计数器清零端。

 

根据以上分析画出时钟电路总接线图，如下所示：

 

 

四．         制作和调试

1）                                     根据设计所需，列主要器件清单：

器件名称：	用处及规格	数量
IC  CD 40106	整形	1
IC  CD4518	计数	2
IC  74LS374	锁存	2
IC  CD4543	译码	4
IC  CD4060	时钟产生	1
IC  CD4027	2分频	1
IC  CD4528	单稳态	1
光电开关管		1
晶振	32.768k	1
LED数码显示		4

 

除此外电容电组若干，供电电源等未列入清单。

2）                                     利用protel制图并采取手动布线，结果分别见附图（1）附图（2）。

严格按所电路设计实施制作，力求一次成功。但在制作调试过程中仍遇到很大的困难。

调试过程记录如下：

(a)数码显示错误

测量电压发现数码段显示错误，比如目标显示5，而实际显示3，分别测量数码管的f端和b端，发现管脚在制作印刷电路板f脚和b脚换位，以至产生此错误，互换后正常。

(b)数码显示高低位数错误

这是在设计初期没有想到的问题，protel布线后出来应该是反面辅铜板的线路，在制作时就非常注意这个问题。但是数码管排列成一字形后，没有考虑到高位在左边，低位在右边的问题，所以造成观察数据要倒着看。若直接改变译码器到数码管之间的引线，势必回造成大面积改线，于是从计数器如手，将计数器的引线重新更改，信号计数脉冲从原先的高位引入，其它依次向后推。改后显示正常。

(c)无法更新显示

也就是在脉冲的上沿到来时，锁存器没有被触发，无法传递数据。检查CD4027（1）脚电压，发现没有秒脉冲，也就是说就没有高电平的上沿，当然锁存器也就无法得到触发脉冲。再测量CD4060（3）脚电压，发现电压在0.5V到4.6V之间来回抖动，频率在0.5秒左右，说明时钟产生电路完全正常，问题出在CD4027上，仔细检查其电路接线，发现第6脚的辅铜在腐蚀时被截短，将其重接上后恢复正常。

(d)时钟电路的调试

借助于频率计对CD4060进行测量，为不影响振荡工作，应该选择适当的引脚进行测量，最后选择在7端或者5端进行测量（7端标准频率为2048HZ，5端为1024HZ）。微调可变电容C2，使7脚（或5脚）输出接近2048HZ（或1024HZ）。

 

五．         电路设计的优缺点分析

本电路具有测量精度高，调试制作简单等特点，但还存在许多不足之处有待改进：

1．         本电路总共使用12块集成，所以存在很大的亢余度，部分集成内部只用了1/6，

造成浪费。如显示电路可以采用动态显示的方法，采用一体化的集成既译码锁存计数为一体的集成。

2．         对转速的测量单位为秒，因此就提供转速测量的功能来讲并不是最佳结果，应该是以分为单位。

3．         现在测量方法实现的原理是以计数测频率，若以测周的方法（既测量一转的周期），然后再进行数位转换便可以提供测量每分钟转速的功能。

4．         精度理论计算：

 

 

 

 

 

 

5.  实际测量结果：

 

 

 

 

 

 

六．         经验总结

从总体上来看，电路设计制作还是比较成功的，跟以往的制作相比，本次电路完全是在自己个人的思路下创作出来的，因此获得了很多的经验，综合如下：

 1．设计思路是实施操作的扎实基石 

         一个良好的设计思路，是电路的生命。宁愿在思路设计上多花上50%的时间，因为前期看似慢，实际上恰恰给后期的制作带来很大的方便，效果往往是更节省了许多时间。

2．电子制作慢工出细活

   在制作过程中，马虎不得，粗心不得，特别是电子类的设计制作更应该如此。一步一步来，逐个逐个调试，不可囫囵吞枣，不可贪图方便。

3．活学活用

   这次设计让我真正体会到了书本知识永远是基础，而基础正是你向高层次迈进的扎实阶梯，没有这个基础，就无法实现技术上的腾飞。在实践当中，灵活运用书本上所讲的知识，万变不离其中，只有扎实掌握了核心的方法，才有可能做到活用巧用。

 

 

 

 

 

 

 

主要参考资料：

  网站：中国电子资源网，www.chinadz.com

        search digtal   www.it.com

  文献：电子技术课程设计指导  湖南大学 彭介华编 高等教育出版社

        脉冲与数字电路     王锍银  高等教育出版社

        电子测量   蒋换文     中国计量出版社

电子报合订本 1998年上，下。

 

                  附protel电路原理图和制板图

 

 

 

 

 

今天的文章 数字频率计分享到此就结束了，感谢您的阅读。