极智开发 | PaddlePi-K210 硬件架构

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大家好，我是极智视界，本文介绍一下 PaddlePi-K210 硬件架构。

PaddlePi-K210 是为百度 PaddlePaddle 平台定制开发的终端运算模块，外型紧凑小巧，性能优越，可用于AI核心运算处理单元。这里介绍 PaddlePi-K210 硬件架构。

1. 片上系统架构

来看 K210 的片上系统架构，上图：

其中各模块的功能如下：

功能分类	片上系统	对应功能	是否有引脚
运算单元	FPU	CPU 主控芯片	x
–	KPU	AI加速芯片	x
–	APU	音频处理器	x
–	FFT	快速傅里叶变换加速模块	x
通信接口	UART	包含 uart0~3 总共 4 个 uart 接口	y
–	SPI	0、1、3 为 master，2 为 slave	y
–	I2S	音频数据接入	y
–	I2C	两线式穿行总线	y
–	JTAG	嵌入式调试技术	y
特殊接口	DVP	摄像头接口 ( 8 位并口)	y
–	FPIOA	现场可编程 IO 阵列, 用于将芯片内部功能映射到 48 物理 IO	y
–	GPIO	通用 IO	y
功能模块	RTC	计时模块	x
–	AES	高级加密解密加速器	x
–	SHA256	哈希计算模块	x
–	Timer	定时器，可中断	x
–	PWM	PWM 定时器模块，可被 Timer 配置	x
–	WDT	看门狗定时器	x
–	SRAM	8M片上内存	x

注：以上有部分的带有引脚的模块，其引脚可能是通过 FPIOA 进行配置的，从而进行引出的。

2. 部分接口详解

2.1 UART 通信接口

一种全双工双向传输的通用串行数据总线，用于异步通信。具体有三种通讯协议：RS232、RS485、RS422，不同协议引脚不同。

以下是简化的通讯模型：

该模型只需要两条通信电路和共地，也就是最少三条线，就可以实现相互的通讯。

2.2 SPI 通信接口

一种全双工双向传输的通用串行数据总线，同步通信，时钟信号由 Master 生成，也就是主设备。SPI 中只有一个主设备 Master 以及多个从设备 Slave。

以下是简化的通讯模型：

MOSI: 信号线，主机输出，从机输入；
MISO: 信号线，主机输入，从机输出；
SCLK: 时钟信号线，主机输出，从机输入；
SS/CS: 片选信号；

当含有多个片选信号的时候，可以采用以下的通讯模型：

当只有一个片选信号的时候，可以采用以下的通讯模型：

2.3 I2C 通信

两线式串行总线，半双工，同步通信。只需要两个总线：一条是双向的串行数据线 SDA，一条是串行时钟线SCL。也是分为了主机和从机的通信模式。

2.4 JTAG 调试接口

对于 K210，其支持 JTAG 硬件调试功能。而对于 PaddlePi-K210，其配套的 PaddlePi-K210-Debugger 调试器通过一头通过 USB 连接主机，一头使用 JTAG 连接 PaddlePi-K210，实现了 USB2JTAG 的功能，该调试器的具体原理图可见相关资料。另外，在 PaddlePi-K210 中，JTAG 的连接线最终体现在了 BANK0 的 IO_0、IO_1、IO_2、IO_3 这几个接口上。

其具体的接口说明如下：