GOA是Gate on Array的简写，简单可以理解为gate IC集成在玻璃上了，面板就可以不用gate ic了，是一种低成本的设计，窄边框面板大多数都用了GOA技术。还有一些公司叫GIP（Gate in Panel），GDM等等。

再深入解释一下。面板使用的gate IC功能分为两部分，一部分是level shift，一部分是shift register。Level shift部分的功能是将面板Vin的电压升压为IC需要输出的几个电平，VGH和VGL，VSS等，shift register的功能是将IC的输出逐行移动，关闭上一行，开启下一行。所谓的GOA设计只是将shift register功能集成到的玻璃上，level shift功能集成到了PCBA上而已，所以实际上GOA只集成了gate ic一半的功能。

另外，只有a-Si或者IGZO制程的面板才使用GOA这种说法，LTPS制程不使用GOA这种说法。原因是，gate ic使用的是半导体制程，硅晶圆上集成了一大堆的PMOS和NMOS（合称CMOS）。

GOA虽然有集成的优势，缺点也很明显。GOA因为a-Si的电子迁移率远低于IC使用的单晶硅和LTPS使用的多晶硅，导致驱动能力弱，漏电流大，进而功耗一般都比IC版的要高，虽然已经有很多的设计来改善功耗，但是一般还是会比较大。另外，GOA因为驱动力弱，一般都需要做很大颗的TFT，导致实际布线的面积可能比IC版的还要要大，所以有些窄边框的面板反而不使用GOA，转而使用LPC Gate IC。

由液晶面板的驱动原理可知，行扫描驱动电路实际上就是相当于一个移位寄存器的功能，在外电路的控制信号作用下，产生移位脉冲信号，该移位脉冲信号既驱动当前行的像素使TFT开启，又作为下一行的起始信号（第一行由帧起始信号STV触发）和上一行的结束信号进行控制。外电路的控制信号主要包括帧起始信号（STV）、相位相反的CLK和CLKB信号对、TFT关闭的直流电压信号 V SS （一般-8V）以及可能的直流电压信号 V DD 。

相比集成电路驱动，采用 GOA 驱动设计，虽然降低了液晶面板的制作成本，但是功耗较高，而且也存在一定的品质和可靠性风险。这主要是由于氢化非晶硅半导体的阈值电压偏移特性和温度特性等因素引起的。因此，在设计上需要优化驱动单结构。液晶显示器的常规驱动和 GOA 驱动对比如图3.42所示。

图3.42 液晶显示器的常规驱动和GOA驱动对比示意图

1、GOA工作原理

GOA单及其级联如图3.43所示，从图（a）中可以看出，一个GOA单通常包含电压相位相关的 CLK 和 CLKB 信号对、输入信号（Input）、栅关闭信号（ V SS ）、复位信号（Reset）和当前行的输出信号（Output）；从图（b）中可以看出每个GOA电压之间这些信号的连接关系，特别要注意的是当前行输出信号（如Output N ）除了输出驱动本行像素外，还起着既作为上一行的复位信号，又作为下一行的输入信号的作用。在整个GOA驱动电路里，第一行GOA单的输入信号是帧起始信号STV，而且第一行不输出复位信号。最后一行 GOA 单连接一行冗余 GOA 单实现当前行的复位。这样，在外接控制信号作用下，行与行的GOA单之间也互相影响，产生移位脉冲信号，依次进行逐行扫描。

                                                        GOA单及其级联示意图

4T1C单结构

功能最简单的4T1C（指4个TFT和1个电容C）GOA单结构示意及其电路时序如图所示。图（a）中PU点是控制Output N 输出高电平的M 3 的栅极点（输出信号的上拉点）；PD点是控制Output N 输出低电平的M 4 的栅极点（输出信号的下拉点）；M 1 对电容C起着预充电的作用，即上一行Output N -1脉冲信号的输入，使M 1 开启，然后给PU点（连着电容C的一端）进行预充电；下一行的脉冲信号作为本行的复位信号输入到PD点，使M 2 和M 4 开启，开启的M 2 对PU点进行放电（电容C的一端连接到V SS ），开启的M 4 对输出端Output N 进行放电（电容C的另外一端连接到V SS ）。因此，从功能上可以把一个GOA单再分成若干个功能子单，其中M 1 构成“充电单”，M 2 和M 4 构成“复位单”，M 3 构成“输出单”。

4T1C的GOA单工作时序如图（b）所示，分析如下。

第一步：当上一级GOA单的输出信号来临之前，CLK信号线虽然有高电位输入到 M3 的源极，但是 PU 点处于低电位，M 3 处于关断状态，此时 Output没有输出高电位。

第二步：上一级GOA单Output N -1为该级GOA单提供输入信号，M 1 开启，PU点电位提升到 V 1 ，M 3 也处于开启状态，但是由于此时连接M 3 源极的CLK信号仍然为低电位，故GOA单的Output N 依然没有输出高电位，如图3.44 （b）中阶段1。

第三步：CLK 信号在此时刻输出高电位，在M 3 的栅极和源极寄生电容C gd 的电容耦合作用下，PU点的电位也同步被拉高，即PU点电位由 V 1 提升到 V 2 ，此时M 3 的导通能力也大增，输出电流，使Output输出高电位，如图3.44（b）中阶段2。

        4T1C GOA单电路和工作时序示意图

第四步：因为当前GOA单的Output是下一级GOA单的输入信号，所示在Output输出期间，下一级也在预充电。随着CLK信号电位由高电位变为低电位，下一级的高电位信号Output N +1输入到当前级作为复位信号，使PD点为高电位，则M 2 与M 4 开启，使电容C两端与V SS 低电位相连通进行放电，Output N 也连接到低电位的V SS ，使该行TFT关闭，如图3.44（b）中阶段3。

这种4T1C结构的GOA单可以实现信号的移位寄存功能，但在噪声抑制、TFT阈值电压偏移补偿方面存在明显缺点，很难作为一个可行的结构单用于实际GOA驱动电路中。实际应用的GOA单，在充电单、复位单和输出单都进行了改进，既改善了上面提到的两个问题，又根据实际需要提升了 GOA 单的电路驱动能力。

8T1C单结构

为了解决上面提出的这种问题，同时保证在GOA电路在不工作时，其Output电位及关键TFT的栅极电压要保持-8V而不是0V，就需要对几个子单电路进行优化设计。8T1C是薄膜晶体管数较少的、而且常用的一种GOA单结构，如图3.45所示。从图3.45中可以看出，相比4T1C单结构，复位单由一个增加到三个，同时还增加了一个 CLKB 信号（电压相位与 CLK 相反）。当该 GOA单不进行输出时，在 CLKB 为高电位时，M 5 开启，则 PD 点为高电位，使M 2 与M 8 开启，结果使C两端与V SS 相连通，Output N 连接到低电位的V SS ，避免了该行输出电位升高而出现显示异常。CLKB 有 50%的占空比，因此一帧时间内有一半时间使Output N 下拉到低电位。M 6 的栅电极与PU点连通，当PU点是高电位时，使M 6 开启，使M 2 和M 8 的栅电极置于低电位，即使两个晶体管处于关闭状态。

 8T1C GOA单电路

如果与M 5 连通的CLKB信号用一个直流的 V DD 替代，虽然能起到同样的作用，但是在设计上要调整好M 5 和M 6 TFT的 W / L 值，使M 6 要比M 5 具有大得多的驱动能力，保证在PU点为高电平时，M 6 开启，使PD点与V SS 连通，而不至于因为M 5 开启出现PD点高电位使M 2 和M 8 开启，出现PD点错误放电。

3.PU与PD点的优化设计

8T1C结构是实用化的一个GOA单，为了提升GOA的性能，可以针对PU点和PD点进行结构优化，以提高GOA驱动能力、降低噪声并提高器件寿命。这里列举几种有关PU点和PD点相关的优化结构设计。

如前面所描述的8T1C中的Input部分的电路如图3.46（a）所示。在这种结构中，Input信号同时连接M 1 的栅极与漏极，既作为M 1 的开关信号又作为输入信号，由于寄生电容的影响，信号的延迟和驱动能力会受到很大影响；在图（b）中，Input信号仅作为M 1 的栅极开关信号，由外接的直流电压 V DD 作为M 1 的输出信号，这样使M 1 的响应速度和驱动能力都大大提高了。

图3.46 PU点常规设计和优化设计的结构示意图

Output信号，即作为当前行的驱动信号，又作为上一行的复位信号和下一行的输入信号，这样大大增加了Output的负载，需要更大的驱动能力，否则对当前行的驱动可能造成不良影响。图3.47是一种优化了Output处的PU点结构设计，图（a）是常规的结构设计，Output作为当前行输出外还同时提供给上一行的Reset信号和下一行的Input信号，图（b）是优化的结构设计，在M 3 附近增加了一个新的信号输出TFT（M9），这样相当于由经过M 9 的CLK信号提供Reset和Input信号，降低了Output信号的负载和信号干扰，增加了Output信号的稳定性。

图3.47 Output点常规设计和优化设计的结构示意图

图3.48显示了PD点的结构设计，开启M 5 的输入信号可能是CLKB或 V DD 。从图3.48中可以看出，在1帧画面的时间内，每一个GOA单开启时间只是扫描 1 行的时间，其他大部分时间都处于关闭状态，即非工作状态，此时如果 M 5 的输入端是恒定高电平的 V DD ，则M 5 、M 2 、M 4 三个TFT持续处于开启状态，这样会引起三个TFT阈值电压的快速偏移，从而影响整个GOA单的寿命。如果用CLKB替代 V DD ，则50%占空比的时间是高电平，有利于提高三个TFT的寿命，同时不需要额外提供信号线；缺点是，降噪时间只有50%，不利于Output信号的降噪。

图3.48 PD点的结构设计

4.冗余GOA单结构设计

前面提到，每一级GOA单的输入信号Input是上一级GOA的输出信号，每一级GOA的复位信号Reset是下一级GOA单的输出信号。对于第一级GOA单来说，由于没有上一级 GOA 单，因此用帧起始信号 STV 作为输入信号Input；对于最后一级GOA单由于没有下一级GOA单提供复位信号Reset，这就需要额外设计一个冗余GOA单（Dummy GOA），由它给最后一行提供复位信号。如图3.49所示，冗余GOA单在正常的GOA结构之外增加了两个TFT，即M reset1 和M reset2 ，当上一级正常的GOA单不工作时，Dummy GOA的Input为低电压，M reset2 关闭，M reset1 随着CLKB的高电压周期性开启，使Reset与CLKB相连，该Dummy GOA周期性地进行复位；当上一级正常的GOA开始工作产生输出信号时，Dummy GOA的Input为高电压，M reset2 开启，Dummy GOA的Reset连接到V SS ，该单停止复位，开始正常工作产生输出信号Output，为上一级GOA单提供复位信号。这样就实现了最后一行 GOA 单的正常工作，保证了电路时序的稳定性。

图3.49 冗余GOA单结构设计

3.7.3 GOA设计

1.GOA输出信号参数与噪声抑制

与栅集成驱动电路的输出信号相比，GOA的输出信号波形，除了使TFT开启和关闭的高电平和低电平外，还有CLK/CLKB等信号引起电容耦合的噪声信号。图3.50是GOA单输出波形的示意图，图中标出了与驱动密切相关的参数： V max 、 T r 、 T f 、 N b 、 N a 。 V max 表示输出波形的最高电位，电位越高驱动能力越强。 T r 与 T f 分别表示波形在10%～90%的上升时间（Rising Time）和90%～10%的下降时间（Falling Time），其中 T f 是设计上最需要关注的一个GOA信号输出参数，要保证 T f 值尽可能的小（一般小于2μs）；另外，在四个CLK（包含CLKB）的面板驱动结构中，每行具有预充电功能，因此 T r 值相对而言不是特别关键的参数。 N b （Noise Before Output）与 N a （Noise After Output）是指输出波形之前的噪声和输出波形之后的噪声，两者的幅值要保证尽可能小，设计要求 N a ＜5%（ V gh -V gl ）， N b ＜10%（ V gh -V gl ）。

图3.50 GOA单输出波形与各参数

降低输出波形噪声的主要措施：（1）增加Reset单；（2）在8T1C GOA结构中，M 2 与M 8 对电容C的放电起主要作用，适当增加两者的沟道宽度有助于噪声的降低；（3）降低M 3 的寄生电容，从而降低PU信号的噪声，更有利于M 3 TFT开关的控制。

2.多时钟信号的GOA设计

前面介绍的4T1C GOA单结构中，每个GOA单只有一个时钟信号，即奇数行是CLK信号，偶数行是CLKB；在8T1C中，每个GOA单中都包含了一对CLK信号（CLK和CLKB），但是所有行的Gate驱动信号都是由CLK线提供的高电压。由于每一条Gate线与对应的GOA单中都存在寄生电容，CLK 信号从上到下传输的过程中会产生衰减，造成靠后的 Gate 线充电电压不足，对于大尺寸和高分辨率面板中这种衰减更为明显。基于这个原因，在设计上通常采用多 CLK 信号线的设计，即 4CLK（CLK1/CLKB1 和CLK2/CLKB2）及以上。图3.51是一种面板双边驱动的4CLK GOA电路示意图，图 3.52 为其电路时序图。在这种设计中，每条 CLK信号线都要比前一条CLK信号线提前1/4个周期（图3.51中的1 H 的时间），每个输出信号都有1 H 的时间进行预充电。图3.51中的Gate线G n 利用CLK1线作为其对应GOA单的CLK输入信号，Gate线G n +1 利用CLK2线作为CLK输入信号，Gate线G n +2 利用CLKB1线（相位与CLK相反）作为CKL输入信号，Gate线G n +3 利用CLKB2线（相位与CLK2相反）作为CKL输入信号，四个CLK线完成一个周期，依次循环输入到GOA单中。这样，对于每一条单独的CLK线而言，每四条Gate线中才有一条由其提供输出电压，大大降低了其负载。输入到GOA单CLKB的各个CLK线主要起到控制PU噪声的作用，对应TFT尺寸较小，负载较小，因此对信号衰减影响很小。

图3.51中面板两侧都有GOA结构，这是由于对于中大尺寸液晶面板，栅极线的负载较大，为了正常开启栅极线，GOA采用双边驱动，即对于一行栅极线，左右两边均会有一个 GOA 单对其进行充电。在此情况下，左右GOA电路设计完全对称，称为双边驱动。对于小尺寸液晶面板，由于栅极线的负载较小，可以只在单边加入 GOA 单，称为单边驱动。当采用单边驱动时，可以把主要放电的、尺寸比较大的TFT M 4 置于GOA单对侧，构成级联放电单。这种设计也可以有效减小驱动一侧 GOA 单所占的面积，更有利于周边的布线，如图3.53所示。

GOA双边驱动还有另外一种设计，即一边GOA单只驱动奇数行，另外一边GOA单只驱动偶数行，左右互不干扰，达到顺序开启各行的目的。这种结构中双边GOA各为4CLK级联结构，两边对应CLK信号各相差1/8周期，构成8CLK结构，如图3.54所示。这种设计可以让一个GOA单占据两个像素高度的空间，这样就在 GOA 所占面积不变的前提下减少了边框宽度，有利于实现窄边框。

图3.51 面板双边驱动的4CLKGOA电路示意图

与4CLK结构类似的还有6CLK和8CLK结构，这两种结构在原理上与4CLK基本相同，只是采用了更多的 CLK 信号线，使得单一条信号线的负载进一步减小。CLK信号线的增加可以降低对上升时间的要求，利于充电，同时可以降低功耗。但同时也会增加面板边框的宽度，增加集成电路的管脚数。在实际的 GOA产品设计中，可以根据具体产品的边框宽度、产品尺寸、集成电路设计和分辨率等条件来选择合适的GOA结构。

图3.52 4CLK GOA驱动的时序示意图

图3.53 面板单边驱动的4CLKGOA电路示意图

图3.54 面板双边驱动的8CLKGOA电路示意图

3.7.4 GOA的模拟仿真

1.GOA模型与各TFT器件参数的确定

在进行产品设计之前，我们通常通过模拟仿真来评估我们所设计的显示器参数是否符合要求。在GOA产品中，信号的衰减不仅取决于Gate线与Data线的阻抗与容抗，还取决于GOA单所带来的阻抗与容抗。这里我们采用图形化工具Gateway与电路描述语言Spice相结合来进行仿真。以4CLK结构的GOA为例，我们把整个Panel平分成 n 份（这里 n =8，根据实际情况的不同也可以取其他合适的数值），每一份用一组GOA结构来表示，另外由于前面提到过的GOA末端复位单的存在，还要单独增加一组末端Dummy GOA，即一共9组GOA结构。一个液晶显示器的GOA驱动模拟分区结构示意图如图3.55所示。需要注意的是，第一组GOA单距离集成电路IC（提高外部控制信号）最远，在这样的设计下第一组GOA单的Input信号没有衰减，而CLK信号由于寄生电容的影响有一定程度的衰减；最后一组GOA的CLK信号没有衰减，而Input信号有一定程度的衰减，这样设置就保证了最优的GOA单与最差的GOA单差距不至于过大，保证了GOA驱动性能整体均一性。在图3.55所示的模拟结构中，每一组GOA单中包含4行，这是因为我们选用的是4CLK结构的GOA，必须保证每一根CLK线都作为输出信号使用一次。每一组GOA单的内部结构如图3.56所示。

图3.55 一个液晶显示器的GOA驱动模拟分区结构示意图

图3.56 模拟中每组GOA单的内部结构示意图

建立模型之后我们需要在模型中设置模拟所必要的参数，主要包括像素参数和GOA参数两部分。其中像素参数包括Gate线的电阻、电容，Data线的电阻、电容，像素中TFT的相关参数等等，这部分参数不在此作过多说明。GOA相关参数包括控制信号线的电阻、交叠电容和GOA中TFT的寄生电容。控制信号线电阻较容易确定，我们可以根据具体情况计算出线的宽度和长度，根据金属线的方块电阻即可计算出控制信号线的电阻大小。

从图3.56中可以看出，由于CLK1～CLK4（CLKB1和CLKB2对应CLK3和CLK4）再加上VSS 在水平方向上顺序排列，因此外侧的控制信号线接入到 GOA 单中，会与内侧的控制信号线发生交叠而引起寄生电容。这种寄生电容的影响在模拟示意图中需要考虑。需要注意的是，假设整个Panel共有 H 行，则模拟结构中的每一个交叠电容应该为实际值的 H /32倍，这是由于之前设定的GOA总共分为8组，每组有4行，所以该模型中总共有32行（不考虑Dummy GOA），故每一个电容均相当于总电容的 H /32。当CLK信号线接入GOA单时，还会受到相关TFT的寄生电容的影响。CLK接入GOA时，会受到M3 的寄生电容CLK_u影响。由于在一个固定的时刻，整个面板只有1行处于开启状态（不考虑双Data线驱动设计），故所有的GOA单中也只有一个GOA单的M 3 处于开启状态，在粗略的计算中可以认为所有的M 3 都是关闭的，影响CLK的电容是M 3 的关闭状态的 C gd ，该电容值可以根据相关TFT参数进行确定；CLKB接入GOA时，会受到M5 的寄生电容的影响。M5 的栅极和源极都连接CLKB，且CLKB周期性开启，开启和关闭时电容差异较小，且为了设计冗余考虑，可认为M5 恒定开启，寄生电容取TFT开启状态的 Cgson 。同交叠电容类似，寄生电容值在模型中也要设定为原值的 H/32倍。

建立好模型之后，因为Output信号是由CLK信号通过M 3 提供的，也就是说M 3 是与Output信号关系最紧密的TFT，另外在GOA单进行Reset复位过程中，M 4 的开启直接导致Output的降低，所以M 4 会影响Output的 T f 值，而其他的TFT只是起到开关或是降噪的作用，并不能对Output产生直接的影响，所以M 3 与M 4 的相关参数是需要特别关注的。由于GOA单的TFT与像素中的TFT是同时制作的，所以GOA TFT的膜厚、材质、沟道长度等参数都要参照像素TFT的参数。

充电模拟点选取面板最后一行的中间点，该点为整个面板充电情况最差的点，同时也是GOA的Output最差的点。在搭建好的Gateway模型中我们暂时关闭M 4 ，这是为了使模拟系统中只有单一的变量。为M 3 的沟道宽度 W 3 设置一系列数值，模拟最后一行GOA的 T f 值的变化，可以得到 W 3 与GOA单的Output信号的 T f 值的关系。由于TFT的沟道宽度越大，开启时导通能力就越强，所以当 W 3 较低时， T f 会随着 W 3 的增加而降低；但由于 W 3 的增大也导致了M 3 的寄生电容的增大，信号传输的容抗增大，所以当 W 3 增大到一定值的时候， T f 反而会升高，如图3.57所示。由此我们可以得到对于所输入参数的最优的M 3 的沟道宽度值。

图3.57 模拟的M 3 的沟道宽度 W 3 与输出信号 T f 的关系曲线

在得到最优的 W 3 值之后再次开启M 4 ，同样地，调整M 4 的沟道宽度 W 4 ，同样可以得到 T f 与 W 4 的关系曲线，变化趋势如同图3.57所示的近似V形曲线，由此可以确定最优的M 4 的沟道宽度。

在把所有TFT的沟道宽度都进行过调整之后再进行一次模拟，得到调整后的 T f 值。根据经验，一般 GOE 预留一定冗余，再次带入模型即可得到最终的模拟结果，保证最终得到的 T f 值符合设计要求。在通过 T f 值确定了GOA单内部关键参数之后，还需要通过模拟计算出Output信号的 N a 和 N b 值，这两个值同样要符合前面提到的设计要求。

在进行GOA相关模拟的同时，也不能忽略像素充电情况的模拟，只有GOA输出和像素充电同时满足规格值，这样的参数设置才是合理的。

2.外部环境参数对GOA的影响

除了TFT本身的参数之外，外部环境参数也会对GOA的输出特性产生影响，在设计中主要关注温度和寿命这两个参数。这两个参数都会影响TFT中氢化非晶硅的电子迁移率，进而影响TFT的 V th 漂移，对GOA的输出产生影响。因此，在模拟软件中进行TFT参数设置的时候，GOA中每个TFT的 V th 漂移值都是温度（Temp）和寿命（time，t）两个变量的函数，公式如下：

式中， t 是寿命；tmp是温度。对于温度，通常选取-20℃、25℃和50℃这三个温度来进行模拟低温（LTO）、室温（RTO）和高温（HTO）环境，一般保证 V gh 冗余大于10V，才可能保证GOA电路低温时能正常工作。不同温度下的输出波形如图3.58所示，可以看出，在低温环境下，Output信号的 T r 与 T f 都会增加，而高温环境下，Output信号的噪声（ N a 和 N b ）会增加。

在模拟温度影响时还要注意在低温下，TFT 中的氢化非晶硅的电子迁移率会降低，在Input信号电压不足的情况下，可能会出现显示器启动之后相关TFT无法开启，导致某一行及后续GOA无法启动的情况。为了避免这种情况发生，需要对LTO情况下的 V gh 冗余（ V gh Margin）进行模拟。在图3.55的模拟模型中，最上方的一行是GOA Input信号最差的一行，所以要对这一行进行 V gh 冗余模拟。在LTO相关的参数下，调整CLK信号线的电压为一系列值，模拟GOA单的输出信号。通常需要保证在CLK信号线电压大于12V时，模拟的GOA单要有信号输出，即30V输入时， V gh 冗余要大于18V。模拟结果如图3.59所示。

图3.58 模拟的不同温度下的输出波形示意图

图3.59 模拟在低温环境下不同CLK信号幅值的

对于一个TFT而言，长时间的开启会导致 V th 漂移。时间越长， V th 漂移越大，则TFT的寿命也越短。这就要求在GOA设计中，尽量避免某个特定的TFT长时间开启的状况。通过式（3.56），施加不同的时间应力（Time Stress，时间长短也表示器件的寿命），能模拟得到阈值电压的漂移，然后监控输出信号各个参数是否满足规格值。图3.60所示为在时间应力下 N a 和 N b 两个噪声信号的变化关系。通常要求在时间应力大于3万小时，GOA的输出信号各个参数依然满足规格值。

3.7.5 GOA设计的其他考虑

设计一款GOA产品，首先要根据显示器像素大小、边框尺寸粗略估算一下GOA单所需要的面积。显示区到切割线边缘的间距，主要考虑要素有切割和研磨空间，地线和公共信号线的布线空间，各CLK信号、STV信号和V SS 信号的布线空间，GOA单的布线空间，内侧公共电极线的布线空间以及冗余像素（含ESD结构所需空间）的空间。这些部分共同组成了GOA面板的边框宽度，每一部分不仅包含走线的宽度，还包含走线之间的间距。通过设计面板参数，可以大致推算出GOA单的高度，即GOA单的高度至高是1个像素的高度。由此，可以得到GOA单的面积。必须合理规划GOA单中每一个TFT的位置与形状，才能保证这一空间的合理利用。

在阵列工艺制作中，GOA单在工艺中会造成不良，因此需要有修复设计。修复的 GOA 单放置与驱动起始端或结束端，然后通过冗余线相连接，实现替换不良的GOA单。

GOA单中，个别TFT的尺寸很大，也就是栅电极金属很大。因此，在边框胶的紫外线固化中，一定要考虑透光面积，如果不能满足要求，则需要从彩膜则进行紫外线照射。

此外，相比传统的集成电路驱动设计，还需要在玻璃基板上增加专门的GOA测试单。可以通过该测试单，判断GOA的电学等特性。

今天的文章 2026年goa电路原理讲解（gip电路原理）分享到此就结束了，感谢您的阅读。