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2025年移位寄存器实现序列检测-Verilog「建议收藏」

编程汇总 • • 阅读 52

移位寄存器实现序列检测-Verilog「建议收藏」移位寄存器实现 10010 检测 module Detect 10010 input clk input rst n input data in output reg 4 0 data out output flag always posedge clk or negedge rst n beginif rst n data out else data out

//移位寄存器实现10010检测

module Detect_10010(
input clk,
input rst_n,
input data_in,
output reg [4:0] data_out,
output flag

    );



always @ (posedge clk or negedge rst_n)

begin
if(!rst_n)
	data_out <= 5'd0;
else
	data_out <= ({ 

   data_out[3:0],data_in});

end



assign flag = (data_out == 5'b10010) ? 1'b1 : 1'b0;



endmodule


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