「数字电子技术基础」6.触发器

触发器

RS触发器

R->Reset，清零
S->Set，置位
输入置位和清零信号，触发器给出相应的动作。

引入（基本RS触发器）

上图：如果要存一个状态（0或者1），可以采用两个非门串连。由于数字电路具有稳定性，最终的输出总会稳定到高质量的0或者高质量的1。
中图：但是只用两个非门的话到底存了0还是存了1呢？实际上是随机的。为了能够自主控制，将非门换成或非门。如果I₁和I₂输入0，那么与非门就退化成非门了。如果有输入1，也就会有相应的Q和Q’的输出。
下图：这样就构成了基本RS触发器
在这里插入图片描述
用Q来表达现在Q的状态，Q*表达Q的下一个状态
R_d->reset directly
S_d->set directly
不需要触发，可以直接改变输出。

详细的电路分析这里就不再赘述了。RS触发器的特性就是，R和S都无效时保持，只有一个有效时对应置位和清零，1两个都有效是应该避免的状态，因为可能产生不定。
除了用或非门，还可以用与非门构成RS触发器。
在这里插入图片描述
观察这个电路，发现用了非门，这是为了保持高电平有效。但实际上也会有低电平有效的电路。这里就展示封装好的原理图了。

状态转换图
在圈里写的是Q的状态，从一个状态指向另一个状态，这条线上的是发生这个转换的条件。

状态方程
$Q^*=S+R\overline Q\newline SR=0$

时钟（电平触发RS触发器）

看了之前的基本RS触发器结构发现，只要输入发生改变，输出就会有相应的变化，那也就意味着不论有什么干扰，都会被反应到输出上面。所以我们想要控制它什么时间工作，什么时间不工作。也就是引入一个控制信号。控制不同的模块协同工作的脉冲信号就叫做时钟信号。
通过与非门控制，当时钟为高电平，与非门退化成非门。而当时钟为低电平，与非门就不通了，达到了控制的作用。
在这里插入图片描述
不管怎么改，这些我们接触到的触发器核心都是RS触发器，也就是可以直取首级，通过异步S_D和R_D直接清零和置位的。不过有的时候为了简便就不写了。
这样一来，解决了一半的干扰问题，也就是时钟的低电平区间，输出稳定了，但是时钟的高电平区间依然面临干扰。而且SR=0的限制也并没有解除。

主从（脉冲触发RS触发器）

下面这个故事应该能有助于大家理解主从结构。
假如你是一个面试官，面试一个人安排了十分钟。但是面试者可能会提前到，直接推门进来打断前面的面试。也可能打开门的时候请进来的是一个路过的路人。
为了保证面试尽量少的被干扰，可以采取这样一种方式：
设置一个只能容纳一人的等待室。那么等你下次开门的时候进来的就一定是等待室里面的这个人了。
这就是主从结构的要点：用一个触发器担任等待室，接收外部的信号。用另一个触发器担当输出，输入经过前级触发器处理过的信号。
在这里插入图片描述
观察这个电路图，当CLK处于高电平，前面的SR触发器（主触发器）处于接收信号的状态，也会有产生相应的相应。但是后面的SR触发器（从触发器）输入为00，处于保持状态，输出稳定。当CLK处于低电平，前面的SR触发器处于保持状态，外部扰动不影响输出，这样后面的触发器就能取道稳定的数据，保持输出稳定。
解释一下为什么这样构成的叫做脉冲触发。从CLK的上升沿开始，到CLK的下降沿，这是一个脉冲。在这个脉冲内，主触发器接收信号。直到CLK的下降沿，从触发器输出新状态。在这个脉冲周期内的所有输入都有可能影响输出。举个例子：
在这里插入图片描述
在（1）段，CLK高电平整个过程中都是置位有效清零无效，因此CLK下降沿Q输出1；
在（2）段，CLK高电平整个过程中都是置位无效清零无效，因此CLK下降沿Q保持之前的状态；
在（3）段，虽然CLK下降沿瞬间是保持，但是由于在脉冲周期内，是先清零，再保持，因此CLK的下降沿Q将输出0；