部分核心verilog代码
shint小波变化部分:
`timescale 1ns/10ps
module SPIHT_code(
i_clk,
i_rst,
i_images1,
i_images2,
o_dout,
o_SPIHT
);
input i_clk;
input i_rst;
input [15:0]i_images1;
input [15:0]i_images2;
output[1:0]o_dout;
output[15:0]o_SPIHT;
wire [5:0] wDataPath;
wire wLL3_Done;
wire [1:0] wDone;
wire [2:0] wPass;
wire set_datapath,set_ll3;
wire [17:0]address_datapath,address_ll3;
delays delays_u(
.i_clk (i_clk),
.i_rst (i_rst),
.i_R (wDataPath[5]),
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