Verilog HDL——移位运算符

概述

在Verilog HDL中有两种移位运算符。
<<：(左移位运算符) >>：(右移位运算符)

其使用方法如下：
a >> n;
a << n;
a代表要进行移位的操作数，n代表要移几位。这两种移位运算都用0来填补移出的空位。下面举例说明：
module shift;
reg [3:0] start, result;
initial begin
start = 1; //start在初始时刻设为值0001
result = (start<<2); //移位后，start的值0100，然后赋给result
end
endmodule

例子

从上面的例子可以看出，start在移过两位以后，用0来填补空出的位。进行移位运算时应注意移位前后变量的位数，下面举例说明。
4’b1001<<1 = 5’b10010; //左移1位后用0填补低位
4’b1001<<2 = 6’b100100; //左移2位后用00填补低位
1<<6 = 32’b1000000; //左移6位后用000000填补低位
4’b1001>>1 = 4’b0100; //右移1位后，低1位丢失，高1位用0填补
4’b1001>>4 = 4’b0000; //右移4位后，低4位丢失，高4位用0填补

经验

always @ (CNTVAL_1)
begin
 CNTVAL_1_shift <= CNTVAL_1 << 1 ;
 CNTVAL_1_3to4 <= CNTVAL_1_shift >> 1 ;
 //CNTVAL_1 shift
 	 // 000-0000 001-0010 010-0100 011-0110                       /    // 100-1000 101-1010 110-1100 111-1110
 //CNTVAL_1 shift right 
    // 0000-0000 0010-0001 0100-0010 0110-0011                 /   // 1000-0100 1010-0101 1100-0110 1110-0111                
end 

上述代码将CNTVAL_1先左移，再右移，实现在3bit字长的二进制前添加了一个0，将其扩展为4位。中间的变化过程在注释中可见。

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